★★★ 大家一起学PADS （一）★★★......【有问必答贴】

etwk · 发表于 2013-8-30 22:24

请教老师。PADS中如何在已铺好的铜箔线路上面镀锡。就是加强导电，散热那种。不好意思。刚学，老是有问题。

etwk · 发表于 2013-8-30 22:25

另一个问题是如何拼板。

zhuxiaoxing · 发表于 2013-9-3 10:21

zhuxiaoxing 发表于 2013-8-7 13:41" Z; D, |! u9 h7 a& p
好吧，我拼成3块了。请问下，我拼板好的 3块钢瓦可以做在同一块钢瓦上吗？因为一块钢瓦要60块钱，老板 ...

非常感谢。

etwk · 发表于 2013-9-14 21:04

etwk 发表于 2013-8-30 22:24& ~5 L0 J" ?" \1 d' N: u
请教老师。PADS中如何在已铺好的铜箔线路上面镀锡。就是加强导电，散热那种。不好意思。刚学，老是有问题。

是2D线？还是“铜箔”线。老师。

xian2006 · 发表于 2013-9-17 14:14

本帖最后由 jimmy 于 2013-9-28 13:41 编辑

想请教一下jimmy大师关于QFN封装的问题，QFN封装除了引脚外还有一个散热焊盘，和一些散热开口。有人说散热焊盘可以用铜皮代替，我不太清楚散热焊盘用焊盘还是铜皮，散热开口就是通孔焊盘吗？
还有一般这些焊盘都是接地的，但是在做part的时候CAE不可能画这么多地的。不知道大师是怎么解决的

jimmy回复：

焊盘就用焊盘。散热开口是什么样的？

做PART时，增加相应的CAE管脚。

xian2006 · 发表于 2013-10-10 16:58

xian2006 发表于 2013-9-17 14:14. Q) X) P+ m' W- ~
想请教一下jimmy大师关于QFN封装的问题，QFN封装除了引脚外还有一个散热焊盘，和一些散热开口。有人说散热 ...

比如说这个封装

，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通过设计检查，我不确定是不是怎么做的。
之前做的PART上没搞那么多引脚，所以一检查全是错误。
想知道一下比较正规的做法。毕竟刚学没多久，要养成良好的习惯。
3Q

jimmy · 发表于 2013-10-11 14:04

xian2006 发表于 2013-10-10 16:58
" I; c$ V% O7 `5 l. l. ?- Y比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。

另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.

想加多少就加多少。可以比推荐的多加几个。

jimmy · 发表于 2013-10-17 16:10

怎样快捷的把坐标改在元件的中心点？

应该一开始就根据原点来放置焊盘。

如果要修改原点，比如原点在一脚，看一下二脚的坐标值，然后在二脚坐标值的一半位置处再放置第三个焊盘。

选中第三个焊盘后，键入SO并回车，即可将原点设置在中心。

设置成功后，删除第三个焊盘。

jimmy · 发表于 2013-10-17 16:11

关于fanout:

Fanout的定义：Fanout是高速PCB设计中一种方法和习惯，通俗来讲，就是提前将器件的网络引脚通过线和过孔引出来。

Fanout的好处：过孔和引线可以通过设定的规则进行引出，过孔与过孔之间用户可以在布线前预留出来布线通道和电源通道，有利于后期的布线通道规划。由于过孔之间是按一定的间距引出，更有利于后期添加测试点。在高速PCB设计的思路，都是先fanout,再走线。先fanout的好处就是过孔之间非常整齐，就像古时候打战一样，提前演练好的阵法和阵形往往可以以少胜多。

jimmy · 发表于 2013-10-17 16:12

板上的差分线有哪些？

通常某些特定器件具有差分线特性，如USB,以太网，HDMI,LVDS，DVI等等。

如果原理图工程师的图纸绘制标准，差分线上在原理图中会以后缀：+或-,N或P存在。

爱在他乡 · 发表于 2013-10-31 09:44

加群需要什么验证呢？

jimmy · 发表于 2013-11-8 09:29

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。

解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。

也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

yysh_ice · 发表于 2013-11-12 16:49

XJ253001 发表于 2010-9-27 17:36$ b3 Q- k; [' U) H0 E( g) ]6 A
回复 242# ll8013

我用过这个功能不好用，要求原理图中，要复用的这部分内容完全一致，包括连线，属性attributes,value等等，稍有不同，一些RLC就会被乱用。

jimmy · 发表于 2013-11-14 10:23

pads出不了ODB++文件解决办法：遇到过几种情况了。无法出ODB++文件，不知道什么原因。有时候Pads直接崩溃了，求解！

答案：将泪滴删除后即可成功导出。

lht-tz · 发表于 2013-11-23 16:15

JIMMY你好！

如图，这个是另外一个同事做的封装。我直接是导不入PCB里面。需要设置为"最大层"才可以。
我想知道怎么可以不设置最大层也可以使用。又或者怎么把封装不最大层。又或者说明最大层有什么好或不好。
谢谢了。

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