★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

请问MASK点是不是只能放在主板上,不能放在工艺边上呢？
$ O/ Z9 r8 W2 G+ {5 S
- B" F1 k+ e1 z6 E( T
+ b9 E: L* l9 H* sjimmy回复：MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点，保证装配使用的每个设备能精确地定位电路图案。
( V/ X- p) z! {* B* d$ y* p( ?
2 l3 o1 R/ O$ w3 L/ f) x因此MARK点对SMT生产至关重要。
' V+ k2 v# r/ a8 B+ I8 A5 X# z7 E  y
6 m/ [# N9 _5 vMARK点按功能作用可分为以下三类：单板MARK,拼板MARK，局部MARK.
$ D' V% i- a8 i$ h8 j; z# T: O2 w6 P
- W1 V5 Q; A% Y7 }0 S# l你说的放在主板上的MARK点是局部MARK和单板MARK，这是必不可少，必须要放的。
4 f; \7 `; o/ d  L% ?
) \9 H7 J4 h* x2 p# }! |6 W! I如果有拼板，工艺边也要加MARK点。

% Q$ M2 v" f" T  G4 b$ w


! G; X( X# t$ n3 I$ p" z看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办？

jimmy回复：如果主板空间实在非常非常紧张，可以将MARK点做小一点，不要外面的保护环也行。实在不行，就只能在工艺边上放了。
6 p& {& N, h( O6 J
还有请问SMD 的CPU各位有加上MASK点吗？
; t3 J% s3 i& j8 p( q( X+ u5 W
8 |! H0 L6 U( D9 B3 Ujimmy回复：如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。

% b* W. j9 q1 s2 P4 l/ d1 X( J' D' G有人说要加上,有人说没差别,到底需不需要加上呢？
. Y* f9 `/ ^7 U- V+ J
jimmy回复：MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点，保证装配使用的每个设备能精确地定位电路图案。
- _( Z' s2 s# a& }$ t
* k, f1 F' {; U+ K因此MARK点对SMT生产至关重要。必须要加。

jimmy

lht-tz 发表于 2013-11-23 16:15
5 d( y- y; V3 c( E0 N+ V  ]4 aJIMMY你好！

# h! O% w( Y5 {* x" @# d如果原封装是最大层，使用时也需要设置为最大层。
+ V' T% M* C* O! D9 q/ f/ ?' b" r
做库时不建议使用最大层，没有这个必要。
$ k! P! A! {" J
比如丝印层原先是26层，做成最大层后就变成126层了。不符合工程师的常用设计习惯，增加了光绘文件出错的机率，也不利于这个封装的循环使用。
- `# ]" {% |2 @+ N

yanyeh89

jimmy 发表于 2013-11-25 09:48
1 K& F. c3 y* f如果原封装是最大层，使用时也需要设置为最大层。

做库时不建议使用最大层，没有这个必要。

6 [+ M- B' j/ }Jimmy请问下这个是什么原因啊？在layout中器件不能移动，选中之后就放不下了，在rounter中出现了截图所示的那种情况

lcw

yanyeh89 发表于 2013-11-26 10:23
' J$ @  N  s& x; mJimmy请问下这个是什么原因啊？在layout中器件不能移动，选中之后就放不下了，在rounter中出现了截图所示 ...

键入DRO后，回车。

flywinder

jimmy老师，看了IPC的板子，
, M- i" i- t  s, }4 y% E0 ~! B) v
看到上面DDR3的地址线A[0;14]分成了两组走线，

+ T; M. L. a; k. m0 _不是说地址线要在一组走线吗，有点疑惑

rose_333

7 v; }& T+ A; ^2 B5 }8 m, U* I5 gLOGIC中的hierarchical有什么用，如何用？
logic中可以分成很多页，再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。

5 G, l% J( N# ]3 y) H请楼主出来解惑。多谢。
7 Q+ {* W+ W! m% u- p9 M( g" K4 z; @

" A" r+ k, R# o! E$ F9 W楼主回复：这是层次图。

2 N8 E8 t/ ^' O, ]% K) Z: w没使用前：



9 p1 v, ~5 W- C" F) o% T- [使用后：电源流向更为清晰
. P5 b* z: z# ]* [" U

flywinder

flywinder 发表于 2013-11-28 11:32
jimmy老师，看了IPC的板子，

看到上面DDR3的地址线A[0;14]分成了两组走线，

  b: x* K' U, P" y) U+ g同组同层难道只是针对数据线的？

rose_333

jimmy 发表于 2013-11-8 09:29
+ N  m: c/ v/ J& Qlayout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必 ...

pad9.3没有autofloodon file open 的功能，你用的是最新的版本。

rose_333

“2）如果板内有多个电源，比如20个，铺20块电源铜皮的时间将会远多于用负片操作，铺正片铜皮难免会修修补补，而编辑antietch就太轻松了。”
1 M: i* \( [( j+ E( W
很喜欢这个功能，我用的是pads9.3,没有找到这个功能。
5 T; h; G. c2 J8 P' F4 }
9 l, b+ r8 v+ Q找到了auto plane separate功能，可是老是出现问题，实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主，要怎样做？盼回答哟。谢了。

chenjf

jimmy 发表于 2013-10-11 14:04
中间的散热焊盘只做一个大的就行了。

( _! i/ G. K& L另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的 ...

3 ]4 v' l3 d7 j( S( w2 v- W7 \这招好呀，呵呵，真方便

chenjf

jimmy 发表于 2013-4-11 13:24
四个文件都要复制。

请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东，
" y3 l+ Q2 }2 i' ^+ k8 [+ W+ }0 j+ G这是属于没事找事的疑问，可以不回答，谢谢

chenjf

yaxis 发表于 2013-4-11 13:47
! A4 `  v) C; n! {* Z) I7 m, _还有个问题请教下，出gerber时，为什么出一个层的gerber会选中两个层，比如出soler mask top时，layer设置 ...

  U) h* I) `  c; @3 B楼主，细心，很有必要的问题，也想知道

chenjf

jimmy 发表于 2013-4-12 15:30
* X) I' }  y; S还有个问题请教下，出gerber时，为什么出一个层的gerber会选中两个层，比如出soler mask top时，layer设 ...

+ O3 @* N+ W' ?2 c! q0 {( Y# p/ b& Ntop和top soldermask应该可以这样理解吧：
* G! i: u5 t3 a! m                          top针对top层元器件焊盘对应的solder；
                          top soldermask针对焊盘意外的solder，比如人为开窗，比如有为老兄说为了增强导电、散热而手工绘制的soldermask。
3 h& L' t" w6 s7 Y! i/ r) P

至于，出光绘时top soldermask层选中via时针对via开窗，没有选中via时无视via，呵呵

tianyia

各位大侠。GND走线、铺铜离信号走线的距离需要多少？太近会不会产生EMC问题？

lht-tz

你好！
我使用的是PADS9.5.1
在router我删掉以前走线就弹出
# e# s1 S5 F0 D' |$ B/ s感觉每次我敷铜后就会出现莫名其妙的报错，导致想在原理基础上改板相当困难。
0 F1 z0 A" x8 k; [+ H GOLF7-GPS-fixture-v1.0.rar (284.2 KB, 下载次数: 9)

2014-1-9 14:14 上传

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