★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

请问MASK点是不是只能放在主板上,不能放在工艺边上呢？
! C& E* i$ F% U4 n, R
/ x7 ?$ T$ S& }) d& Y/ k
jimmy回复：MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点，保证装配使用的每个设备能精确地定位电路图案。

4 q& r' E0 K& [3 ~因此MARK点对SMT生产至关重要。
6 P) T  Q. y& C* z  c
/ g* _1 d0 t) rMARK点按功能作用可分为以下三类：单板MARK,拼板MARK，局部MARK.
; Q; P+ ^# d7 k8 V" X( o% }
% ?- R0 b. y0 X# R* F7 }4 A3 m你说的放在主板上的MARK点是局部MARK和单板MARK，这是必不可少，必须要放的。

如果有拼板，工艺边也要加MARK点。
& o! ]2 h  c/ j" S* _, _- Z
' V3 r; S( ?5 T4 Y! K( m
) d; x, X( J" K. u
/ a, r* i! k6 w" J3 F7 b$ q4 R
看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办？

jimmy回复：如果主板空间实在非常非常紧张，可以将MARK点做小一点，不要外面的保护环也行。实在不行，就只能在工艺边上放了。

: N6 ~; p; I7 Y; o/ z- y" B还有请问SMD 的CPU各位有加上MASK点吗？
/ z* T: ?, }+ ]3 [. a/ ?
jimmy回复：如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。

5 H" R0 j0 T, k+ }8 I6 W3 W有人说要加上,有人说没差别,到底需不需要加上呢？

jimmy回复：MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点，保证装配使用的每个设备能精确地定位电路图案。
( Z+ `% h7 d# e- O1 x+ W: v/ _; B8 d/ O
因此MARK点对SMT生产至关重要。必须要加。

jimmy

lht-tz 发表于 2013-11-23 16:15
JIMMY你好！

如果原封装是最大层，使用时也需要设置为最大层。
0 c: c2 W5 f$ E% y* E
做库时不建议使用最大层，没有这个必要。
2 Y" T; y6 j, _9 n$ w9 @
比如丝印层原先是26层，做成最大层后就变成126层了。不符合工程师的常用设计习惯，增加了光绘文件出错的机率，也不利于这个封装的循环使用。
# S% h7 U4 N0 Q/ u; P* y1 {, W

yanyeh89

jimmy 发表于 2013-11-25 09:48
如果原封装是最大层，使用时也需要设置为最大层。
8 T4 J, i( o. i5 e) }
做库时不建议使用最大层，没有这个必要。

0 P# u- D; a: R  ?( LJimmy请问下这个是什么原因啊？在layout中器件不能移动，选中之后就放不下了，在rounter中出现了截图所示的那种情况

lcw

yanyeh89 发表于 2013-11-26 10:23
# G" R" A- @' [! _8 s/ XJimmy请问下这个是什么原因啊？在layout中器件不能移动，选中之后就放不下了，在rounter中出现了截图所示 ...

6 H0 D: [( S% u键入DRO后，回车。
1 t$ z7 g! b1 S
) `! `- M! g5 f; D  a5 B7 z

flywinder

jimmy老师，看了IPC的板子，
1 g- l% q" @- B) L- B- O7 H5 p
看到上面DDR3的地址线A[0;14]分成了两组走线，

不是说地址线要在一组走线吗，有点疑惑

rose_333

LOGIC中的hierarchical有什么用，如何用？
9 }/ S6 g+ o  {. \logic中可以分成很多页，再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。
6 l2 d" `% |* U. o& C: Y( j0 Q
, k* q6 J5 n  a. h% O  \" M请楼主出来解惑。多谢。

/ N% I! r, m/ p$ R, f% o
楼主回复：这是层次图。
- g* n! h% {: }$ \, c
没使用前：

) |8 e& z9 U" v$ k1 |' h6 Q# F& e
/ ?& ~/ `! p6 D: r$ C* W: i
使用后：电源流向更为清晰
0 f! K- l  r% k+ U7 B# Y5 z( Z
2 L1 Q) }5 ?+ h3 Z: D

flywinder

flywinder 发表于 2013-11-28 11:32
+ ~0 ]2 B9 I3 s) A8 q& @jimmy老师，看了IPC的板子，

9 f9 \* ~/ }. q4 M+ p+ k看到上面DDR3的地址线A[0;14]分成了两组走线，

同组同层难道只是针对数据线的？

rose_333

jimmy 发表于 2013-11-8 09:29
layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必 ...

- M% y' b! @& ?$ n, O  @. [. U; Bpad9.3没有autofloodon file open 的功能，你用的是最新的版本。

rose_333

“2）如果板内有多个电源，比如20个，铺20块电源铜皮的时间将会远多于用负片操作，铺正片铜皮难免会修修补补，而编辑antietch就太轻松了。”
% k( o1 b3 `$ r& z6 l/ a: i/ B
很喜欢这个功能，我用的是pads9.3,没有找到这个功能。
9 C) ~$ c: K: q4 Y$ y* x% D
找到了auto plane separate功能，可是老是出现问题，实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主，要怎样做？盼回答哟。谢了。

chenjf

jimmy 发表于 2013-10-11 14:04
中间的散热焊盘只做一个大的就行了。
3 C- \& \- a4 s% w# p
4 {0 @; l! S: c- _. e. \( ~另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的 ...

( f* {, W9 w4 d" e; _这招好呀，呵呵，真方便

chenjf

jimmy 发表于 2013-4-11 13:24
0 d3 t3 X$ b0 J$ V" g: j  }四个文件都要复制。

, x+ A# h/ N7 X  |; h% t请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东，
这是属于没事找事的疑问，可以不回答，谢谢

chenjf

yaxis 发表于 2013-4-11 13:47
3 o! E! W7 o. z) V. l还有个问题请教下，出gerber时，为什么出一个层的gerber会选中两个层，比如出soler mask top时，layer设置 ...

5 V4 R& A4 g% C$ W# Z$ V6 m楼主，细心，很有必要的问题，也想知道

chenjf

jimmy 发表于 2013-4-12 15:30
还有个问题请教下，出gerber时，为什么出一个层的gerber会选中两个层，比如出soler mask top时，layer设 ...

top和top soldermask应该可以这样理解吧：
                          top针对top层元器件焊盘对应的solder；
                          top soldermask针对焊盘意外的solder，比如人为开窗，比如有为老兄说为了增强导电、散热而手工绘制的soldermask。

& n/ i+ k5 R9 y7 Y
至于，出光绘时top soldermask层选中via时针对via开窗，没有选中via时无视via，呵呵

tianyia

各位大侠。GND走线、铺铜离信号走线的距离需要多少？太近会不会产生EMC问题？

lht-tz

你好！
3 {5 W$ S0 e' e我使用的是PADS9.5.1
$ ~9 c/ V$ t6 }: B在router我删掉以前走线就弹出
感觉每次我敷铜后就会出现莫名其妙的报错，导致想在原理基础上改板相当困难。
GOLF7-GPS-fixture-v1.0.rar (284.2 KB, 下载次数: 9)

2014-1-9 14:14 上传

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