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楼主: jimmy
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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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 楼主| 发表于 2013-11-25 09:45 | 只看该作者
请问MASK点是不是只能放在主板上,不能放在工艺边上呢?
: S2 f7 h( x9 _3 ]+ c+ @0 M. h! F) n0 m# m, y( ^- t" `
/ U0 A$ U2 T1 t4 A
jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。0 F* Z4 [$ v. f% C% y, }9 p: v

5 R1 z/ s9 p4 S+ t$ C8 D/ {因此MARK点对SMT生产至关重要。0 M% Z1 }: w) W$ i) d- N

- o. g0 o" |$ M0 `. iMARK点按功能作用可分为以下三类:单板MARK,拼板MARK,局部MARK.
! F6 m- x2 c5 p* ?$ f) D9 s7 g# {
你说的放在主板上的MARK点是局部MARK和单板MARK,这是必不可少,必须要放的。: n) C: t) w% _1 G

# F" e, l8 R/ j) Q; k' c如果有拼板,工艺边也要加MARK点。

9 r2 Y6 z' ^0 c5 j& K# o
/ R3 q: A3 A$ _$ H1 g
: z2 R+ n4 Y7 X4 ]
  T- F0 i3 Y: M- T& ]( k# K4 L8 x# `5 m+ V/ w! x7 T# V9 u4 J+ f
看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办?+ i2 }/ D4 d! s" L+ R

6 R- o# D$ z* c' ~$ P4 {) E6 e, _jimmy回复:如果主板空间实在非常非常紧张,可以将MARK点做小一点,不要外面的保护环也行。实在不行,就只能在工艺边上放了。% ?7 [0 N7 M9 j! E; f- k3 ?
" C/ D- a0 h% c5 e4 _
还有请问SMD 的CPU各位有加上MASK点吗?* t3 k$ a( t5 q, Z& j

- x" x" @& _/ L" U* \- Ojimmy回复:如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。% `6 J* t4 w+ W

) c5 g7 o2 u; w9 l有人说要加上,有人说没差别,到底需不需要加上呢?# ^* x4 i: O$ g. m: E
1 V6 w6 n; A8 B. r& h6 c
jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。
- S1 W: |2 e, r( ~2 S5 m7 c- ?2 |/ s
" ?  p- R9 s$ }3 ]因此MARK点对SMT生产至关重要。必须要加。
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 楼主| 发表于 2013-11-25 09:48 | 只看该作者
lht-tz 发表于 2013-11-23 16:15
+ }1 r$ c$ ]0 S; P5 GJIMMY你好!
3 _: i& r/ m. E3 i( E+ ^5 B" Q! `
/ {  g+ @2 r8 h0 m

- x, Q: J3 E4 q" I* I* _如果原封装是最大层,使用时也需要设置为最大层。7 x# j  j! N+ O8 J

/ @' H& N3 ~9 ]- G8 S: c- ^( ~做库时不建议使用最大层,没有这个必要。/ d$ ]1 a, k1 q

; R9 A/ }; g! O0 `) P$ {4 p8 q4 v比如丝印层原先是26层,做成最大层后就变成126层了。不符合工程师的常用设计习惯,增加了光绘文件出错的机率,也不利于这个封装的循环使用。
- U! J2 D/ i! {8 i4 x
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发表于 2013-11-26 10:23 | 只看该作者
jimmy 发表于 2013-11-25 09:48
" ?- x+ F1 K( S# b- b3 Q如果原封装是最大层,使用时也需要设置为最大层。! p* T' K% O' }, \7 P; c
- L) W0 p+ M* C" |2 u9 W1 s* a3 [
做库时不建议使用最大层,没有这个必要。

$ w% d0 r* U8 ]+ \) f+ _: TJimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示的那种情况

QQ截图20131126100822.png (12.4 KB, 下载次数: 0)

QQ截图20131126100822.png

QQ截图20131126100948.png (5.3 KB, 下载次数: 3)

QQ截图20131126100948.png

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DRO后,回车,再试。  发表于 2013-11-28 10:42

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发表于 2013-11-27 09:40 | 只看该作者
yanyeh89 发表于 2013-11-26 10:23$ e9 ~6 g5 W( Q4 S
Jimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示 ...
, b8 B/ D$ t. Q- R7 T& w
键入DRO后,回车。
! X. ^$ [4 `6 F- F" U) u7 _, x$ l5 k( N+ k

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发表于 2013-11-28 11:32 | 只看该作者
jimmy老师,看了IPC的板子,9 I6 k( s3 h8 n7 i
! r, m% [% E$ H0 R  ?0 @
看到上面DDR3的地址线A[0;14]分成了两组走线,- }* x4 y9 k- c& T' f$ x

% Y( c. G+ Q, {! T7 E0 Y不是说地址线要在一组走线吗,有点疑惑

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同组。书上有详细介绍。  发表于 2014-1-22 09:01
谁说要在一起走的?你让他帮你走。  发表于 2013-11-29 17:37
听党指挥,能打胜仗,作风优良

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发表于 2013-11-29 10:46 | 只看该作者
本帖最后由 jimmy 于 2013-11-29 17:42 编辑
7 ?' m; I" u0 V/ _/ G0 B) {$ `+ a( K* }/ \9 z
LOGIC中的hierarchical有什么用,如何用?
% {$ j& c0 e, f& ologic中可以分成很多页,再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。* L9 x$ s0 L/ r

9 H7 v! R, Q/ n3 y请楼主出来解惑。多谢。
0 Z9 |$ c: O) s- r4 p/ s  x2 E7 t
! O2 C8 Y; T' L* j/ W' _# D4 Y+ }
楼主回复:这是层次图。: X8 f7 A0 J- j, M

: x8 {) D0 U5 B5 l) D没使用前:: x* e0 G2 a+ Q9 D
" I1 T6 s3 y- s, o+ D- m
$ [+ Z/ e! Z9 e5 N2 Q

; i# q. Q0 o# P( Y使用后:电源流向更为清晰, `9 I# j1 F9 Z/ z/ z+ o

, U* Q5 J7 z8 r8 v* r+ h3 X

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发表于 2013-11-30 12:27 | 只看该作者
flywinder 发表于 2013-11-28 11:32
3 Z2 s$ q( V7 f  q/ zjimmy老师,看了IPC的板子,: a7 o; ^4 b; k& r' J

5 m2 u2 l; L3 g2 j! \看到上面DDR3的地址线A[0;14]分成了两组走线,

2 R; b- Q/ r# H- N7 U; x- Y同组同层难道只是针对数据线的?

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是  发表于 2014-1-22 09:03
是的。  发表于 2013-12-3 15:27
听党指挥,能打胜仗,作风优良

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发表于 2013-12-3 09:18 | 只看该作者
jimmy 发表于 2013-11-8 09:29
! N, L6 ?( |1 _" x, w0 \layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必 ...
, y( b3 d3 A4 y. {0 U
pad9.3没有autofloodon file open 的功能,你用的是最新的版本。

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发表于 2013-12-6 11:42 | 只看该作者
“2)如果板内有多个电源,比如20个,铺20块电源铜皮的时间将会远多于用负片操作,铺正片铜皮难免会修修补补,而编辑antietch就太轻松了。”8 Z; e* Z( O& ^+ r: }; W
, C- g! W1 F: A" X, T( a# c
很喜欢这个功能,我用的是pads9.3,没有找到这个功能。
# h, b% G( T; B: {# r9 g# S7 b+ \2 X; n6 [: K7 Z, `$ r9 Q: I
找到了auto plane separate功能,可是老是出现问题,实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主,要怎样做?盼回答哟。谢了。
. L  ~% `7 h& b- e% a) Q& d$ k- g* U* q) J! |& G

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auto seprate cam plane.png

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发表于 2013-12-6 13:46 | 只看该作者
jimmy 发表于 2013-10-11 14:04/ i4 \/ o+ E# B, a, C
中间的散热焊盘只做一个大的就行了。
' ~: u6 b9 o" q$ w3 q- r. A) F0 N
) a# H/ \6 M$ x5 ]( {8 v4 Q+ H另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的 ...
% z/ P# G8 N# _' K; U# M0 U7 p  j/ w
这招好呀,呵呵,真方便

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发表于 2013-12-6 17:05 | 只看该作者
jimmy 发表于 2013-4-11 13:24
# o2 k  Q# l& a  V( J4 n四个文件都要复制。
" L2 z0 V5 B: s+ M% P% H# {
请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东,* p" F  V0 u9 A/ r2 A( d
这是属于没事找事的疑问,可以不回答,谢谢

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发表于 2013-12-6 17:07 | 只看该作者
yaxis 发表于 2013-4-11 13:47
0 f1 A: j5 ~" t* |4 Y9 [$ f0 e还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设置 ...

! J, ?1 Q2 @& ^  k+ z# }楼主,细心,很有必要的问题,也想知道

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发表于 2013-12-6 17:15 | 只看该作者
jimmy 发表于 2013-4-12 15:30
( d$ W9 g. Z/ C还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设 ...

- d' @5 @8 w  ftop和top soldermask应该可以这样理解吧:) g9 K& s* ?0 ]. J8 c
                          top针对top层元器件焊盘对应的solder;
3 m( ?2 ~# M& ^) g; X9 c                          top soldermask针对焊盘意外的solder,比如人为开窗,比如有为老兄说为了增强导电、散热而手工绘制的soldermask。) i9 E! W; r7 M3 ?/ g. n( z
4 Q+ S' E  {, H! C1 [

8 a- m' A% s9 e" e至于,出光绘时top soldermask层选中via时针对via开窗,没有选中via时无视via,呵呵

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发表于 2013-12-19 15:43 | 只看该作者
各位大侠。GND走线、铺铜离信号走线的距离需要多少?太近会不会产生EMC问题?

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12-20  发表于 2014-1-22 09:04
至少得保证12mil  发表于 2014-1-10 09:59

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发表于 2014-1-9 14:14 | 只看该作者
你好!
' B6 U; S3 t* v1 ^我使用的是PADS9.5.1
' b3 |( n- _  _6 ~/ G在router我删掉以前走线就弹出 * M% ]% v3 t  j3 o; E4 N8 u/ D' A+ ~
感觉每次我敷铜后就会出现莫名其妙的报错,导致想在原理基础上改板相当困难。4 K( r3 o7 }+ T$ h* Q& E
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