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楼主: jimmy
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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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 楼主| 发表于 2013-11-25 09:45 | 只看该作者
请问MASK点是不是只能放在主板上,不能放在工艺边上呢?
+ z, |( E0 M5 G: f, ~- x1 ~6 M7 D) _- z6 G( e

/ h. u/ t- O- e; l/ Ojimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。
% s9 Z0 d3 d- [  m5 w- k4 Z9 k
! M# X  g4 |! r5 Q# V  X因此MARK点对SMT生产至关重要。5 Z" H% C& S* Z

3 T# j7 s3 |6 [# F0 T/ v) S9 BMARK点按功能作用可分为以下三类:单板MARK,拼板MARK,局部MARK.
3 m% |. w$ p: C% d1 v  z$ r! U. a$ l1 ]0 T9 p) d7 V% @) F
你说的放在主板上的MARK点是局部MARK和单板MARK,这是必不可少,必须要放的。
' n7 w8 L$ P7 |7 f* U5 y$ L1 b; g5 a: Q
如果有拼板,工艺边也要加MARK点。
: p/ m" Q3 _# B' t; m6 m: `3 ]
; Q/ h  k5 p  ^) ]8 R8 d8 R
# w8 j4 ~7 L* x

- `+ `/ B# a9 v8 o; `; Z0 \+ g+ @# x' e
看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办?
2 r; V! G- b/ q5 S& t- `1 b0 Q$ n3 Y/ s" ~$ `) t' b& p
jimmy回复:如果主板空间实在非常非常紧张,可以将MARK点做小一点,不要外面的保护环也行。实在不行,就只能在工艺边上放了。; D, n, H* Y; H1 N5 ^
; }: u( v; O1 c0 [" K
还有请问SMD 的CPU各位有加上MASK点吗?$ h. c. J* z# O4 g7 M6 L

' N$ p9 |/ p# S; n1 H! F& k" J' Yjimmy回复:如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。
% e) g$ ^7 w5 e. i
% I, F' `$ ]8 G; H有人说要加上,有人说没差别,到底需不需要加上呢?
( N0 ^2 ?/ C) R  ^" g
* a6 A# b8 t2 _4 ]& hjimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。2 @$ S  a/ ^% j9 z3 f  ]3 y, ^
) D% A+ s: t4 d% R2 c" @; f
因此MARK点对SMT生产至关重要。必须要加。
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 楼主| 发表于 2013-11-25 09:48 | 只看该作者
lht-tz 发表于 2013-11-23 16:15
$ j  {  \7 O# m; \) C0 ?+ ]JIMMY你好!

; s7 ~! P6 z# n5 s& T. c' e$ S2 P' n; Y. Z

5 j% e1 v6 J) b& ?/ l如果原封装是最大层,使用时也需要设置为最大层。, ^* V& o9 d9 D" N

( h  v: M* U0 X4 H& r% b做库时不建议使用最大层,没有这个必要。
% \7 F# h# t' B3 ^' L8 Z& _5 r8 _$ J3 U8 A7 @
比如丝印层原先是26层,做成最大层后就变成126层了。不符合工程师的常用设计习惯,增加了光绘文件出错的机率,也不利于这个封装的循环使用。+ h, f5 R% e+ y* Y. _* I3 X9 H
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发表于 2013-11-26 10:23 | 只看该作者
jimmy 发表于 2013-11-25 09:486 t6 q- ?; [1 Q2 Z- l1 f
如果原封装是最大层,使用时也需要设置为最大层。$ c' W' j% `# W6 j
+ u: f8 e' r1 z6 Z
做库时不建议使用最大层,没有这个必要。

4 }# o; o8 ]+ a& U4 T- K* _4 [" mJimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示的那种情况

QQ截图20131126100822.png (12.4 KB, 下载次数: 0)

QQ截图20131126100822.png

QQ截图20131126100948.png (5.3 KB, 下载次数: 3)

QQ截图20131126100948.png

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DRO后,回车,再试。  发表于 2013-11-28 10:42

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发表于 2013-11-27 09:40 | 只看该作者
yanyeh89 发表于 2013-11-26 10:23! Q/ U0 m9 Z# ]: y# T
Jimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示 ...
: y* y3 l* I" H) V; e( Z8 P
键入DRO后,回车。
8 E5 e8 a* L8 t, p" ^
) P$ x* {& [8 t4 z* O; L2 q4 F0 r

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发表于 2013-11-28 11:32 | 只看该作者
jimmy老师,看了IPC的板子,* m' h/ l9 S$ W% [0 V) e$ a# z' U: b
9 T; k& B. X* f# a% I* I3 w
看到上面DDR3的地址线A[0;14]分成了两组走线,3 C" s9 z* \. Z
# v* ~/ }0 d! s4 c) p3 b5 s  m+ W- I
不是说地址线要在一组走线吗,有点疑惑

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同组。书上有详细介绍。  发表于 2014-1-22 09:01
谁说要在一起走的?你让他帮你走。  发表于 2013-11-29 17:37
听党指挥,能打胜仗,作风优良

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发表于 2013-11-29 10:46 | 只看该作者
本帖最后由 jimmy 于 2013-11-29 17:42 编辑
1 A- t, T! d4 B9 X8 H0 s4 R0 F! ]$ D
LOGIC中的hierarchical有什么用,如何用?
5 s- D* A. L2 O. \" ?2 }4 @logic中可以分成很多页,再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。
1 C# g& W4 r- T. r! |: e1 r, x7 _( }3 D$ H# r7 p1 X
请楼主出来解惑。多谢。+ A+ k! g3 l2 Z2 k% _3 _- R7 B

8 y  s" ~: M# N9 C+ _/ a7 I
; K8 W1 {8 k2 U0 e楼主回复:这是层次图。
2 G& w( M( i3 r" S
5 h# V( L  M: [! ]2 s7 ~, Y$ Z  C) X没使用前:& c5 `) \; R% k! q5 y! D

; T' g" P$ A7 t
7 U2 t5 D* m3 {/ s/ p, }( O1 _' {  u3 u( @
使用后:电源流向更为清晰9 n8 d! H, T, m) K8 z

" h3 E) j" L9 G( a; L1 b! g! i

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发表于 2013-11-30 12:27 | 只看该作者
flywinder 发表于 2013-11-28 11:32
1 W6 w, g: x; s  W! b6 v% _( hjimmy老师,看了IPC的板子,
) q/ `# p/ C# `( L* J
6 a5 K5 z; r$ ^& @+ E# Z看到上面DDR3的地址线A[0;14]分成了两组走线,

4 T' N0 u- J& `/ B( c5 j同组同层难道只是针对数据线的?

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是  发表于 2014-1-22 09:03
是的。  发表于 2013-12-3 15:27
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发表于 2013-12-3 09:18 | 只看该作者
jimmy 发表于 2013-11-8 09:29
* Z6 K( K( ]4 Z( s- ^" Q( Olayout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必 ...

. S4 S; @2 _7 h* A3 |pad9.3没有autofloodon file open 的功能,你用的是最新的版本。

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发表于 2013-12-6 11:42 | 只看该作者
“2)如果板内有多个电源,比如20个,铺20块电源铜皮的时间将会远多于用负片操作,铺正片铜皮难免会修修补补,而编辑antietch就太轻松了。”7 n/ E/ B3 f# ?+ u7 E; \) U% \9 p

5 c5 |0 a2 T, E# i# d7 T" I很喜欢这个功能,我用的是pads9.3,没有找到这个功能。- g- N' }; c' ^! W& }7 i* T: _. R
5 ?3 m! A! P7 n* X
找到了auto plane separate功能,可是老是出现问题,实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主,要怎样做?盼回答哟。谢了。
3 U, ?, Z: `: v- Z# }; @8 c# G( x" r0 L5 V" d7 r

auto seprate cam plane.png (26.94 KB, 下载次数: 0)

auto seprate cam plane.png

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发表于 2013-12-6 13:46 | 只看该作者
jimmy 发表于 2013-10-11 14:04/ }: F4 t% `7 C/ o0 A- P8 e+ n' A4 E
中间的散热焊盘只做一个大的就行了。* G2 _( z* P8 e
; v/ ~+ d  [% T2 K" ~7 y! {
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的 ...
$ Y6 \( ^0 s% w6 r  V
这招好呀,呵呵,真方便

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发表于 2013-12-6 17:05 | 只看该作者
jimmy 发表于 2013-4-11 13:24
6 u& C- }# Q8 o8 o2 k8 }+ D四个文件都要复制。
0 Q: [3 Y0 m( k# X" o* j9 W- ?
请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东,% ~" Y6 d$ c' g
这是属于没事找事的疑问,可以不回答,谢谢

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发表于 2013-12-6 17:07 | 只看该作者
yaxis 发表于 2013-4-11 13:47" r; e  x3 H% D" [8 f8 @" _- j8 A) S  d
还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设置 ...

4 Y# [' [% K) y$ k, N% ]# Z楼主,细心,很有必要的问题,也想知道

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发表于 2013-12-6 17:15 | 只看该作者
jimmy 发表于 2013-4-12 15:30
" ]4 k1 R. V3 w2 W3 X还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设 ...
, @3 P7 n6 [) e
top和top soldermask应该可以这样理解吧:9 a1 U1 z- \$ h
                          top针对top层元器件焊盘对应的solder;
* R9 P- I, r3 r$ \# j2 F; U                          top soldermask针对焊盘意外的solder,比如人为开窗,比如有为老兄说为了增强导电、散热而手工绘制的soldermask。
- i4 H1 ]: p+ C) {
: ~. t" t3 w2 o5 Y+ u' Y* {# `# p: k7 [( a
至于,出光绘时top soldermask层选中via时针对via开窗,没有选中via时无视via,呵呵

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发表于 2013-12-19 15:43 | 只看该作者
各位大侠。GND走线、铺铜离信号走线的距离需要多少?太近会不会产生EMC问题?

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12-20  发表于 2014-1-22 09:04
至少得保证12mil  发表于 2014-1-10 09:59

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发表于 2014-1-9 14:14 | 只看该作者
你好!# h2 V- g8 E, W* c! ?) x
我使用的是PADS9.5.1 ! r5 A' [$ ]( w, [. Z$ }
在router我删掉以前走线就弹出
" T7 F$ Y: l" Y! e$ S+ _  }感觉每次我敷铜后就会出现莫名其妙的报错,导致想在原理基础上改板相当困难。
, H  w, G3 M; X" | GOLF7-GPS-fixture-v1.0.rar (284.2 KB, 下载次数: 9)
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