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楼主: jimmy
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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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 楼主| 发表于 2013-11-25 09:45 | 只看该作者
请问MASK点是不是只能放在主板上,不能放在工艺边上呢?" y; K( P4 z# ^

0 A% x# b# I1 {! i- i( I5 {& t# U+ P0 g5 ]  Z! i! Z
jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。8 G, _3 k: d: {' B

! W' Y# Y$ A' |5 [9 ~( l: J2 |因此MARK点对SMT生产至关重要。
! G) c" {" w7 A0 h  U0 M( y& d4 y- Q+ N1 {8 ~
MARK点按功能作用可分为以下三类:单板MARK,拼板MARK,局部MARK.: v6 H& c9 k8 j' [
; f6 R8 ?0 n( J; m. q* F$ f$ S) l0 V
你说的放在主板上的MARK点是局部MARK和单板MARK,这是必不可少,必须要放的。3 L* U( `: ?$ A8 i
* q) Z: h$ |. i" A' O/ N( _) H
如果有拼板,工艺边也要加MARK点。
( }4 k6 x. ^& l0 r: s- w7 ~

, U9 M6 E/ _$ N# x8 |9 Y$ M# T" b% W8 \" r4 o. n; C; _" A9 g

0 T4 D6 O) X8 L/ ]% u- u( E0 Y: _# x; i3 ^4 D( ~1 B4 U
看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办?, z; }! `2 g$ b8 Q: ^
( R/ G0 d" Q1 X. d; p1 K
jimmy回复:如果主板空间实在非常非常紧张,可以将MARK点做小一点,不要外面的保护环也行。实在不行,就只能在工艺边上放了。
9 r- s. r- n3 D
0 X' S! h+ o. H6 v  B还有请问SMD 的CPU各位有加上MASK点吗?4 C( e/ ^' b0 o1 A
) }* t+ `. v6 a3 I; j( x
jimmy回复:如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。
, `$ u( o6 X8 m0 ~5 U& X, ~
  q' |; R9 R) O2 g' t+ M% U0 U0 I有人说要加上,有人说没差别,到底需不需要加上呢?
8 K; X. R, C5 p" _7 w( S* Y) d
" s3 ]5 m# [) {( }  d1 rjimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。
) f7 N* J, I. c8 L% {6 {! |+ m) u3 I
% g  U0 u6 \4 k8 n因此MARK点对SMT生产至关重要。必须要加。
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 楼主| 发表于 2013-11-25 09:48 | 只看该作者
lht-tz 发表于 2013-11-23 16:15$ B, t- _2 J# d( i3 Q2 z
JIMMY你好!

' V, w- t0 y, }$ h0 |0 {; D
# z2 K! L  B! L1 C- t4 H, L
8 l' m0 M4 c2 w5 O如果原封装是最大层,使用时也需要设置为最大层。6 v# W5 A* A& c7 P7 s  U8 a  Q

0 K0 m* m/ s7 [6 K做库时不建议使用最大层,没有这个必要。
  u& |3 N: W; o/ v) G; C9 `4 k$ [! N# T
比如丝印层原先是26层,做成最大层后就变成126层了。不符合工程师的常用设计习惯,增加了光绘文件出错的机率,也不利于这个封装的循环使用。) i  f5 ?$ A7 Q7 E8 n4 D! j
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发表于 2013-11-26 10:23 | 只看该作者
jimmy 发表于 2013-11-25 09:48
, ~' _4 h2 h% [  L, @如果原封装是最大层,使用时也需要设置为最大层。  F# A8 L8 s" u4 Y
1 ?! h' T/ Z: W  Q
做库时不建议使用最大层,没有这个必要。

+ e1 U( S7 J) m, xJimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示的那种情况

QQ截图20131126100822.png (12.4 KB, 下载次数: 0)

QQ截图20131126100822.png

QQ截图20131126100948.png (5.3 KB, 下载次数: 3)

QQ截图20131126100948.png

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DRO后,回车,再试。  发表于 2013-11-28 10:42

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发表于 2013-11-27 09:40 | 只看该作者
yanyeh89 发表于 2013-11-26 10:23
$ X+ @) Z+ ?! |+ IJimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示 ...

) T* c7 o- d. `5 d) t键入DRO后,回车。! K% \% e) w7 }3 }' N% X

1 t" o4 _; u; c5 J! \% @6 d

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发表于 2013-11-28 11:32 | 只看该作者
jimmy老师,看了IPC的板子,
% \7 B  s* ?) w  k9 Y1 {& g% u! a& _0 @" ]
看到上面DDR3的地址线A[0;14]分成了两组走线,- V0 C( m$ o9 ?& ^
  V! I6 L7 u) {( o3 W- Z" E
不是说地址线要在一组走线吗,有点疑惑

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同组。书上有详细介绍。  发表于 2014-1-22 09:01
谁说要在一起走的?你让他帮你走。  发表于 2013-11-29 17:37
听党指挥,能打胜仗,作风优良

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发表于 2013-11-29 10:46 | 只看该作者
本帖最后由 jimmy 于 2013-11-29 17:42 编辑
* {( {7 Z! _( o. n' G. E
! Y7 L/ e3 a( o( Y9 O% FLOGIC中的hierarchical有什么用,如何用?9 _, [; j8 {+ \
logic中可以分成很多页,再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。
" j& Z# {) \# v  V7 n# U
' `4 a9 X' _1 H# E- ?请楼主出来解惑。多谢。/ u/ @2 B6 X) @' K- ?0 C
- K8 D' I+ v! Y+ y2 [

' F7 O' Y; ~( E5 J0 d! S楼主回复:这是层次图。
, S' [, d- w- a) d# E- l5 }; V- O  G0 z+ Z
没使用前:
: s9 Q) @; Z# t! h3 e# j7 t0 i; V- t- Z4 U9 H* Q0 I8 S

, D+ A1 P9 m! \" @! M, ?
, l  s' l: w9 @9 ~使用后:电源流向更为清晰5 z" J3 r# E. I9 p+ [3 Y. O- X) @

3 r1 c7 Y6 C- g: X- l1 A+ E# \4 F

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发表于 2013-11-30 12:27 | 只看该作者
flywinder 发表于 2013-11-28 11:323 A( \8 r8 B6 Z
jimmy老师,看了IPC的板子,
# q8 O( W& Z9 C7 I0 e" |4 N, E2 r3 f' W) b
看到上面DDR3的地址线A[0;14]分成了两组走线,

" |% t8 O# }2 i. P同组同层难道只是针对数据线的?

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是  发表于 2014-1-22 09:03
是的。  发表于 2013-12-3 15:27
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发表于 2013-12-3 09:18 | 只看该作者
jimmy 发表于 2013-11-8 09:29! m, ~* w1 [6 }0 \$ e1 J
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必 ...
% [$ m8 F: L+ Z1 J" c' _
pad9.3没有autofloodon file open 的功能,你用的是最新的版本。

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发表于 2013-12-6 11:42 | 只看该作者
“2)如果板内有多个电源,比如20个,铺20块电源铜皮的时间将会远多于用负片操作,铺正片铜皮难免会修修补补,而编辑antietch就太轻松了。”
; m- W9 z9 q  m# \1 q) a0 H# B
5 p& f% o: y' X  i* E& u% [很喜欢这个功能,我用的是pads9.3,没有找到这个功能。1 C& w. Y- D7 h# U6 L% y( ]) H# p2 e
0 W" u. o2 s5 _4 X  v$ ~% c( _
找到了auto plane separate功能,可是老是出现问题,实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主,要怎样做?盼回答哟。谢了。
1 K* h$ V; w$ b# h( s
+ ~/ X0 I8 _9 f4 Y

auto seprate cam plane.png (26.94 KB, 下载次数: 0)

auto seprate cam plane.png

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发表于 2013-12-6 13:46 | 只看该作者
jimmy 发表于 2013-10-11 14:04+ |3 L( i! c- c
中间的散热焊盘只做一个大的就行了。' i; h( N' b4 o' N+ X
) T) z% g7 h' E
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的 ...

$ a2 _' M; m' y* g0 ?" Y这招好呀,呵呵,真方便

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发表于 2013-12-6 17:05 | 只看该作者
jimmy 发表于 2013-4-11 13:24
, Y: W# t" t( Z1 V4 V! N四个文件都要复制。

! a9 p" V1 [) ?9 {7 q请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东,
6 L0 Q4 v% q5 _4 A& c1 b这是属于没事找事的疑问,可以不回答,谢谢

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发表于 2013-12-6 17:07 | 只看该作者
yaxis 发表于 2013-4-11 13:47
9 Y. e# y) l2 y- ~+ {$ q还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设置 ...

& s! k( d: s  W楼主,细心,很有必要的问题,也想知道

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jimmy 发表于 2013-4-12 15:30
4 @  @& P" ?7 @0 T3 s# ~7 ~# c: G& Q还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设 ...
( R+ ?& [) c' ?2 n! x% ]1 t
top和top soldermask应该可以这样理解吧:
! k% Z. G  _) d1 v$ Y                          top针对top层元器件焊盘对应的solder;
' u6 C  G( ^, b                          top soldermask针对焊盘意外的solder,比如人为开窗,比如有为老兄说为了增强导电、散热而手工绘制的soldermask。
$ h3 l: _/ {# o3 d) k7 g0 _2 c1 J

3 k2 V$ n3 A) `: i: ]8 k, L; l至于,出光绘时top soldermask层选中via时针对via开窗,没有选中via时无视via,呵呵

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发表于 2013-12-19 15:43 | 只看该作者
各位大侠。GND走线、铺铜离信号走线的距离需要多少?太近会不会产生EMC问题?

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12-20  发表于 2014-1-22 09:04
至少得保证12mil  发表于 2014-1-10 09:59

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发表于 2014-1-9 14:14 | 只看该作者
你好!. t& m( Y) U$ q$ B9 [! c
我使用的是PADS9.5.1 " v; \& M/ L4 r% |
在router我删掉以前走线就弹出 ' v9 R" D) l9 _# t  N
感觉每次我敷铜后就会出现莫名其妙的报错,导致想在原理基础上改板相当困难。8 I5 d) ?. C+ ~% \, \0 K
GOLF7-GPS-fixture-v1.0.rar (284.2 KB, 下载次数: 9)
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