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楼主: jimmy
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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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 楼主| 发表于 2013-11-25 09:45 | 只看该作者
请问MASK点是不是只能放在主板上,不能放在工艺边上呢?
8 p3 _9 M6 O: b2 [9 B
- m; W  a. G9 _, U6 Z
& c. c3 H: L6 b; e* @jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。2 s+ M+ T& R( B0 d$ Z

; H" `* k' h" G* o因此MARK点对SMT生产至关重要。
$ B5 }7 e5 }( e) H& l& Z3 C7 q8 {6 p+ l4 _; h6 F
MARK点按功能作用可分为以下三类:单板MARK,拼板MARK,局部MARK.& t+ R/ |0 i6 N' o7 \6 R1 k
1 u. _# q. c- {# G5 B
你说的放在主板上的MARK点是局部MARK和单板MARK,这是必不可少,必须要放的。
" ~( c4 d: R7 l7 Z5 _& W( _3 U
; D5 p0 S* ]' k0 A/ K8 B) ?7 V如果有拼板,工艺边也要加MARK点。

7 k2 D: j0 N/ R) G0 `
% H5 W2 ~7 E9 v$ g& P, z  F8 L' ?# b- M  N9 }1 U
. p7 J) a0 |3 q6 D# ]( k! {4 s

  z0 e. q  N9 j7 b1 u( F看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办?
# M5 e# S4 F* A) r+ m- s3 ^( Y7 o, \3 \4 c& G* |
jimmy回复:如果主板空间实在非常非常紧张,可以将MARK点做小一点,不要外面的保护环也行。实在不行,就只能在工艺边上放了。4 X9 y" T1 @/ T
" ]1 B$ x7 I0 J% p; M. J6 [
还有请问SMD 的CPU各位有加上MASK点吗?
" |% j! ^$ i0 [5 d7 k% }
0 V. G/ V% z1 D$ r& ^jimmy回复:如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。
+ X) t! e1 Z4 g. f; y* V  q! H
, z2 x5 B1 [! g* J有人说要加上,有人说没差别,到底需不需要加上呢?$ i" h" C& i" r4 w8 h
4 U0 m" W6 d7 X0 {7 N& L
jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。8 {% p( J# k+ F6 J
3 N/ k1 C3 e- W: ~0 m4 t2 n
因此MARK点对SMT生产至关重要。必须要加。
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 楼主| 发表于 2013-11-25 09:48 | 只看该作者
lht-tz 发表于 2013-11-23 16:15# p* w5 U6 C  Z+ @
JIMMY你好!

, p: G2 N0 b! I1 J* Q2 L
' C* t0 ]( h# u; @! C6 s2 f( s: e5 F0 `0 [
如果原封装是最大层,使用时也需要设置为最大层。
7 e. `( r3 X- ?$ I3 m) D6 F
$ t9 o2 X3 D% i) b8 l2 t' u做库时不建议使用最大层,没有这个必要。$ R8 {% {7 }  o( x! Q  [! t( D
4 ?2 L1 E/ ?. k$ z1 O$ U% Z0 n  n  G
比如丝印层原先是26层,做成最大层后就变成126层了。不符合工程师的常用设计习惯,增加了光绘文件出错的机率,也不利于这个封装的循环使用。
( x  C: F* ~! ?5 y% }, O
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发表于 2013-11-26 10:23 | 只看该作者
jimmy 发表于 2013-11-25 09:48# e( C4 X4 Q+ a+ g8 q. s
如果原封装是最大层,使用时也需要设置为最大层。
- O& N6 ]3 E/ q. |+ g; c. ?' x! ^0 C) a6 F" b' T
做库时不建议使用最大层,没有这个必要。
+ c* Q0 `; ^, k" W
Jimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示的那种情况

QQ截图20131126100822.png (12.4 KB, 下载次数: 0)

QQ截图20131126100822.png

QQ截图20131126100948.png (5.3 KB, 下载次数: 3)

QQ截图20131126100948.png

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DRO后,回车,再试。  发表于 2013-11-28 10:42

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发表于 2013-11-27 09:40 | 只看该作者
yanyeh89 发表于 2013-11-26 10:23% m, R! g" o6 _1 F
Jimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示 ...

- E4 B6 Y; [7 q: E! @: o键入DRO后,回车。
% P: y/ [# Z% ~* B) B$ s6 O$ ?' w2 `3 b* z% B: U4 c

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发表于 2013-11-28 11:32 | 只看该作者
jimmy老师,看了IPC的板子," V* }* F( K  k% t* i
8 {1 |( \, s  E6 C2 E
看到上面DDR3的地址线A[0;14]分成了两组走线,
! d2 T& Y% b  ~- v2 l. }; r( K* k2 q
2 w  j: E4 d& B3 e; z! ~不是说地址线要在一组走线吗,有点疑惑

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同组。书上有详细介绍。  发表于 2014-1-22 09:01
谁说要在一起走的?你让他帮你走。  发表于 2013-11-29 17:37
听党指挥,能打胜仗,作风优良

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发表于 2013-11-29 10:46 | 只看该作者
本帖最后由 jimmy 于 2013-11-29 17:42 编辑
9 V& O" d8 `/ \+ z9 G6 H1 w4 a/ w9 G' f3 c' F
LOGIC中的hierarchical有什么用,如何用?
% b  ]" z4 r$ G  ?logic中可以分成很多页,再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。7 b' m6 s+ ^, ^2 d$ ^
6 U& v. l8 c0 j  c) O9 ]
请楼主出来解惑。多谢。, R+ N7 o& V0 G# {7 r; z! K
, k, @2 @- a& \: C$ v
. P- j! E/ \. x$ f. \5 M1 S/ g
楼主回复:这是层次图。( c; D: I& q* u! Y4 W  ?- _

6 Q( {, P7 R! J( H4 [- c9 L没使用前:
& _  o8 o2 j/ X* p9 a! }' Z1 R/ B0 G8 D5 p- h
* q# `8 |. k- o5 J$ z( z

! e! D& K" H" R, F7 R( w; A5 s' A使用后:电源流向更为清晰; L, k2 c% u: A3 c# k: [( X/ w, P4 ~" I
6 O" X9 Q/ T3 T

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发表于 2013-11-30 12:27 | 只看该作者
flywinder 发表于 2013-11-28 11:32
) {# l+ a# o% z# U# {7 _jimmy老师,看了IPC的板子,
+ T9 z; U  S/ U5 a( u$ \" s- Z2 s, s* g2 f5 n; @
看到上面DDR3的地址线A[0;14]分成了两组走线,

9 ^, D1 C: a% y: m+ j/ j同组同层难道只是针对数据线的?

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是  发表于 2014-1-22 09:03
是的。  发表于 2013-12-3 15:27
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发表于 2013-12-3 09:18 | 只看该作者
jimmy 发表于 2013-11-8 09:292 R; d2 e7 [5 I3 ?- o
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必 ...
+ }+ d5 _7 c; O: [) A; t" u* \3 U
pad9.3没有autofloodon file open 的功能,你用的是最新的版本。

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发表于 2013-12-6 11:42 | 只看该作者
“2)如果板内有多个电源,比如20个,铺20块电源铜皮的时间将会远多于用负片操作,铺正片铜皮难免会修修补补,而编辑antietch就太轻松了。”
: t6 U  E) g" r( a0 s; G/ q6 \$ ^: H9 e
很喜欢这个功能,我用的是pads9.3,没有找到这个功能。+ X8 Z* i% [2 W6 C
: a" s/ y  {2 t; O3 ~: m
找到了auto plane separate功能,可是老是出现问题,实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主,要怎样做?盼回答哟。谢了。
( |4 L- q) U: U4 K! t! `6 E8 u
* ~& N) M0 R0 w8 _/ E9 V6 c  l2 s6 V# d

auto seprate cam plane.png (26.94 KB, 下载次数: 0)

auto seprate cam plane.png

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发表于 2013-12-6 13:46 | 只看该作者
jimmy 发表于 2013-10-11 14:042 Y) l% ^. H* K+ W7 |  z, Z
中间的散热焊盘只做一个大的就行了。/ y) H4 i& }' Q" {7 q4 \7 n
4 b% q+ W3 h+ r+ ^1 s0 c
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的 ...
3 B% b. p2 N; Y1 R9 d
这招好呀,呵呵,真方便

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发表于 2013-12-6 17:05 | 只看该作者
jimmy 发表于 2013-4-11 13:24
: H, y0 e/ t3 {, Y0 e四个文件都要复制。

) {6 P& Y3 u9 m% Q3 L0 ~请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东,
3 k6 M3 W/ i1 m" C这是属于没事找事的疑问,可以不回答,谢谢

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发表于 2013-12-6 17:07 | 只看该作者
yaxis 发表于 2013-4-11 13:47
3 ]" p2 g( m& B( @还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设置 ...

5 B- P' N  G5 K- R4 w楼主,细心,很有必要的问题,也想知道

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发表于 2013-12-6 17:15 | 只看该作者
jimmy 发表于 2013-4-12 15:30
; b. Y  p- Q+ U2 h还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设 ...
: x+ z4 |5 Q2 y  y# I; O# q
top和top soldermask应该可以这样理解吧:
4 T5 |% D% w; C7 X/ T' O                          top针对top层元器件焊盘对应的solder;7 t" b7 v- }# E3 `2 }, O: ~. N
                          top soldermask针对焊盘意外的solder,比如人为开窗,比如有为老兄说为了增强导电、散热而手工绘制的soldermask。- c& I* [* T, y( H* X

5 A* |% h2 A7 Z, |  p; d) Z, E( h
+ I& x4 M7 X5 h. J" c8 J至于,出光绘时top soldermask层选中via时针对via开窗,没有选中via时无视via,呵呵

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发表于 2013-12-19 15:43 | 只看该作者
各位大侠。GND走线、铺铜离信号走线的距离需要多少?太近会不会产生EMC问题?

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12-20  发表于 2014-1-22 09:04
至少得保证12mil  发表于 2014-1-10 09:59

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发表于 2014-1-9 14:14 | 只看该作者
你好!
0 @' G6 T( }. n# q0 k. E( d2 ^, _# C我使用的是PADS9.5.1 % i* f5 R/ g/ T! Y4 V* i0 q2 M
在router我删掉以前走线就弹出
8 x) J: r% v% _$ K% Q感觉每次我敷铜后就会出现莫名其妙的报错,导致想在原理基础上改板相当困难。
4 ~/ m) l: M- ?) D% C) k! G+ }! F GOLF7-GPS-fixture-v1.0.rar (284.2 KB, 下载次数: 9)
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