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楼主: jimmy
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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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 楼主| 发表于 2013-11-25 09:45 | 只看该作者
请问MASK点是不是只能放在主板上,不能放在工艺边上呢?5 j$ H% Z2 ^8 `  a' H
7 B9 K( H! |0 C6 H

" O! u  J$ W0 z$ Zjimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。
% m; O0 M/ z$ e9 X4 L# p
9 K: t9 ~, S# h! ~/ P7 N: ]因此MARK点对SMT生产至关重要。
5 }: o, X2 t1 X- b- q- R+ K
6 {1 {% P1 n7 \MARK点按功能作用可分为以下三类:单板MARK,拼板MARK,局部MARK.
% ?1 Y4 Q. t, K3 m% r. x
; x) q" m# k+ u9 Z! V) X你说的放在主板上的MARK点是局部MARK和单板MARK,这是必不可少,必须要放的。+ I$ m" }3 C3 [4 ]
8 h' ?3 E' D, E* Z
如果有拼板,工艺边也要加MARK点。
% P2 ?" k" V$ K# F* j  R
( o% ~: x$ d5 N; Y
! W( ~4 ?+ y, q# f, k: \
) J/ O7 h8 D+ w8 ]8 f; r3 ?, q
$ Z- K$ m& T! \! v* H7 j. {
看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办?
3 T" N0 A0 W, @
# e1 b; \4 P9 X# l$ ~- J: ajimmy回复:如果主板空间实在非常非常紧张,可以将MARK点做小一点,不要外面的保护环也行。实在不行,就只能在工艺边上放了。
: _$ q- V4 }" W! M& M0 M, G' i1 _& y* z: M, Q& c: H& h
还有请问SMD 的CPU各位有加上MASK点吗?
/ D; g& ^3 E% Q5 M  B& Q- x7 p
jimmy回复:如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。
3 m0 E5 |1 L* T2 U' m
" _4 @( o% N* Z有人说要加上,有人说没差别,到底需不需要加上呢?
& |% V7 X* _7 }- v  @. w% _  H; s/ X0 t, ~" o' c' x( g" t. C' c
jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。0 o" U* {' e1 q7 P9 y  ?

5 h1 A- a% g* B# E) O/ n' \3 }4 c3 z因此MARK点对SMT生产至关重要。必须要加。
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 楼主| 发表于 2013-11-25 09:48 | 只看该作者
lht-tz 发表于 2013-11-23 16:15+ I% r/ \8 m. d6 n  J- `
JIMMY你好!
) N( j; G8 @' x8 f' H2 P3 \
% c5 @& b, g8 J4 x9 @

* j5 x3 x5 X: u如果原封装是最大层,使用时也需要设置为最大层。
: x( P9 O$ K' q, w, Q4 @, K/ E. g: s6 ?2 v  Z% i6 y
做库时不建议使用最大层,没有这个必要。( l( H. h, @; [! |; O8 }- {

: K/ d7 r" r. y, v0 l比如丝印层原先是26层,做成最大层后就变成126层了。不符合工程师的常用设计习惯,增加了光绘文件出错的机率,也不利于这个封装的循环使用。! D- X; v' z, Z' w: W2 X. n
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发表于 2013-11-26 10:23 | 只看该作者
jimmy 发表于 2013-11-25 09:48
& `: g8 U4 w% ?2 B# |  I如果原封装是最大层,使用时也需要设置为最大层。
9 I: c1 S$ E( [6 U7 K0 I
5 K( o7 J' d  {% j( _' `+ \做库时不建议使用最大层,没有这个必要。
( l. f; b5 ~# Q
Jimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示的那种情况

QQ截图20131126100822.png (12.4 KB, 下载次数: 0)

QQ截图20131126100822.png

QQ截图20131126100948.png (5.3 KB, 下载次数: 3)

QQ截图20131126100948.png

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DRO后,回车,再试。  发表于 2013-11-28 10:42

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发表于 2013-11-27 09:40 | 只看该作者
yanyeh89 发表于 2013-11-26 10:23* e: G+ p+ l' u) k! T, Y. x  K- N
Jimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示 ...

9 E) L' C: N6 m- H0 M键入DRO后,回车。- E0 A& Y8 K! _! w* D5 f
- U* N. g) R* Y/ P/ H

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发表于 2013-11-28 11:32 | 只看该作者
jimmy老师,看了IPC的板子,4 v' L2 L$ @9 X- s9 I  B
, U- I" o2 f8 h: J3 T  r+ n
看到上面DDR3的地址线A[0;14]分成了两组走线,9 k& C' x: w, N" u

2 g6 }9 \; K& i+ x: M2 D) Y不是说地址线要在一组走线吗,有点疑惑

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同组。书上有详细介绍。  发表于 2014-1-22 09:01
谁说要在一起走的?你让他帮你走。  发表于 2013-11-29 17:37
听党指挥,能打胜仗,作风优良

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发表于 2013-11-29 10:46 | 只看该作者
本帖最后由 jimmy 于 2013-11-29 17:42 编辑 7 z, ?, g# u' ]; e

2 m# J) ~/ Y" KLOGIC中的hierarchical有什么用,如何用?
% z1 ~, H  I, A" @logic中可以分成很多页,再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。8 e( H1 X! H4 K: U

2 d' G& a* ~% W: l6 X请楼主出来解惑。多谢。* U+ W/ f7 ~5 F8 B, h3 g0 w
$ ]9 m7 G1 s2 m
$ e( s  S/ y7 v
楼主回复:这是层次图。
$ F8 I" P9 Y$ D: B
: n& o% B, }% r8 R+ ^, F没使用前:
# f0 w- v9 {3 i8 c5 h) s7 R, O- r3 f, e, ^8 X+ H* n
4 M3 H9 z0 t& W# c
4 F( `: J* k$ v% O# {% v; o
使用后:电源流向更为清晰
8 t9 z' p5 U, r6 O
# \) P* t7 A' r. C' p

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发表于 2013-11-30 12:27 | 只看该作者
flywinder 发表于 2013-11-28 11:322 F3 Z* p* Z, K- W7 [
jimmy老师,看了IPC的板子,
6 Q, ]+ G; Q* K* }5 v1 _6 k& @0 s: T( `9 W( w5 n
看到上面DDR3的地址线A[0;14]分成了两组走线,

" F6 B2 y5 P' ^同组同层难道只是针对数据线的?

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是  发表于 2014-1-22 09:03
是的。  发表于 2013-12-3 15:27
听党指挥,能打胜仗,作风优良

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发表于 2013-12-3 09:18 | 只看该作者
jimmy 发表于 2013-11-8 09:299 P" T0 q4 L4 a% i: ~
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必 ...

8 d  L3 V  s  n7 Q, ipad9.3没有autofloodon file open 的功能,你用的是最新的版本。

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发表于 2013-12-6 11:42 | 只看该作者
“2)如果板内有多个电源,比如20个,铺20块电源铜皮的时间将会远多于用负片操作,铺正片铜皮难免会修修补补,而编辑antietch就太轻松了。”
% T6 \/ M. m3 X& a5 m5 e7 f
/ b' k6 i* o$ W- v6 P很喜欢这个功能,我用的是pads9.3,没有找到这个功能。3 Y  y" }' o5 U- o
4 R( T+ J. ^/ b9 `8 Z/ t
找到了auto plane separate功能,可是老是出现问题,实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主,要怎样做?盼回答哟。谢了。
7 T: o3 h# @  Q4 g6 \9 r
: C, y+ ~; A7 _( f: @

auto seprate cam plane.png (26.94 KB, 下载次数: 0)

auto seprate cam plane.png

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发表于 2013-12-6 13:46 | 只看该作者
jimmy 发表于 2013-10-11 14:04
4 L( u. l. r/ x8 ^中间的散热焊盘只做一个大的就行了。
4 U; y) R+ u  Z1 A0 p0 ~; u4 e: \2 k/ x: u# D# _) c
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的 ...
1 z. s& J* k% A! R1 j, E
这招好呀,呵呵,真方便

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发表于 2013-12-6 17:05 | 只看该作者
jimmy 发表于 2013-4-11 13:24
( _; D! W0 l1 j3 P0 l四个文件都要复制。
+ ]* G) N2 o  Z( S) y
请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东,
0 ]) J+ V) B" Y这是属于没事找事的疑问,可以不回答,谢谢

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发表于 2013-12-6 17:07 | 只看该作者
yaxis 发表于 2013-4-11 13:47
; y7 `0 x" P- _" f' ~3 v还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设置 ...
4 I* I, \5 I( X& v' r
楼主,细心,很有必要的问题,也想知道

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发表于 2013-12-6 17:15 | 只看该作者
jimmy 发表于 2013-4-12 15:30/ s  v; @+ ~, g
还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设 ...
5 {& ]( t) G3 I; {- x0 N
top和top soldermask应该可以这样理解吧:
/ j) U. [( W+ [                          top针对top层元器件焊盘对应的solder;. y3 F" Z4 `% j) M0 P1 F
                          top soldermask针对焊盘意外的solder,比如人为开窗,比如有为老兄说为了增强导电、散热而手工绘制的soldermask。
: F8 a& T2 T, J0 q3 P  O- C. H3 ?- V

0 [! Z/ L! `/ v% Q5 ?) C% @至于,出光绘时top soldermask层选中via时针对via开窗,没有选中via时无视via,呵呵

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发表于 2013-12-19 15:43 | 只看该作者
各位大侠。GND走线、铺铜离信号走线的距离需要多少?太近会不会产生EMC问题?

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12-20  发表于 2014-1-22 09:04
至少得保证12mil  发表于 2014-1-10 09:59

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发表于 2014-1-9 14:14 | 只看该作者
你好!
& h! k- i1 X9 M& S) w- q我使用的是PADS9.5.1
; t2 ]) m, ?4 y' j在router我删掉以前走线就弹出 / ?% F1 G% U6 A2 o  C: {# I
感觉每次我敷铜后就会出现莫名其妙的报错,导致想在原理基础上改板相当困难。
( C: e  Z$ E- ]. j GOLF7-GPS-fixture-v1.0.rar (284.2 KB, 下载次数: 9)
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