★★★ 大家一起学PADS （一）★★★......【有问必答贴】

Audio_diy

LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题
/ y0 m) y% s' X! E8 H* z" t, M1 r每次按照买的<<ADS 2005电路设计入门与应用>>建立元件库,但点击Check Part 自检时,报错.请指教!!

青虫

creat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。

zltwin

由于层面比较多，如何在PADS 2007里面设置层面快揵键啊

jimmy

原帖由 suguanhai 于 2008-11-26 22:17 发表
* W1 [8 |' x) x+ Y5 Q1 f6 |请教下楼主,这个PCB应怎样布局才好?新手不知如何下手

1，先放固定件，如按键，输出输入插座，显示屏插座
8 g2 ]+ n( C- V3 |& r, q4 C* c6 Q3 \2，模块化布局。将与各接插件有连接关系的IC和相关元件靠近各接插件摆放
( r' ?# ^( B! ?9 z3，将主芯片，RAM根据电路连接关系（性能的重要性），比如居中摆放或是靠近相关的电路模块

jimmy

原帖由 yzl624358 于 2008-11-26 22:31 发表
$ U- Z( D0 X/ ?" K/ u& b" m2 eqq群加不进去！

人已满，请加入分群。

jimmy

原帖由 suguanhai 于 2008-11-26 22:38 发表
拒绝加入呀

* v: j1 F3 ^* I) u* w  E' d
主群已满，请加分群

jimmy

原帖由 Audio_diy 于 2008-11-30 14:06 发表
LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题
4 x  @1 X" u) d; K. u每次按照买的建立元件库,但点击Check Part 自检时,报错.请指教!!

. {. ]. W4 N2 s, q2 j
" N, G5 A; X' z8 u# Q请将报错信息发上来

jimmy

原帖由 青虫 于 2008-12-2 17:55 发表
creat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。

$ ~2 j: R4 S+ v/ d' b两者不同。

7 ?+ n. f" w* I$ \! [creat like union主要是用来布局时使用。比如有些成熟的模块化电路为了避免layout者将重要元件放到其他模块电路去，
硬件工程师或资深的PCB工程师会将这部份成熟电路做成union,这样子可以避免新手布局犯一些常规的错误。提高布局效率和时间。
8 p" p/ {0 y% j) p* B7 n
; k0 n/ q1 x/ y9 Z) s$ Lmake like reuse主要是复用，比如有些RF电路是成熟，稳定，其他机型可以完全复用此电路布局和布线。所以常用成熟电路的布局布线做成reuse,方便下次复用。
3 J7 ^* F4 |3 K( \+ |) J/ f

! H* b1 R, S4 x6 I两者主要的不同点是：union主要针对新机型的布局，reuse主要是针对类似的机型借用以前的布局。
  [% Y+ a: w5 V5 b6 I( `' E2 d
如果是新机型，以前没有同样的电路，相同的布局布线，make like reuse就没有必要了。

jimmy

原帖由 beauty201 于 2008-12-3 17:54 发表
请问版主的28326856群为什么拒绝加入新成员呢

4 x0 k! [2 @: J; ^; m
人员已满，请加入分群。

jimmy

原帖由 zltwin 于 2008-12-4 15:38 发表
8 W/ q1 Z. \) C3 ~由于层面比较多，如何在PADS 2007里面设置层面快揵键啊

+ v9 D$ M3 k! I) K
% i) g; |! |; H, YLn
: b" T- E8 c2 Q$ n% t, V) I+ |
; w& y3 U; c" M- in是你要切换的层
* @) a: x6 l  b5 V- K
4 t7 y. ^' ]6 z! _+ j/ [' i% r比如你要切换到第3层，请输入：L3
然后回车

zangyongchang

原帖由 loveineda 于 2008-10-10 13:18 发表
5 c7 R( l6 p) Y; R初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
" k- m3 @6 e5 l9 q, J, D8 Z可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
8 s7 G9 H" o1 U' X% g4 v! h8 C& L这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

. N2 F" ^1 P  ?' P4 m! B我仔细看了一下发现，两个元件不在一个层，电容在底层BOTTOM。IC在TOP顶层

zangyongchang

那不是错，是正常的！

zltwin

由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊