★★★ 大家一起学PADS （一）★★★......【有问必答贴】

qisaiman

' G# j2 W$ i# U: a用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。

jimmy:
9 ]5 A" `: p5 Y- }
元件库的外框设置在丝印层，你没有打开丝印层的color ,所以不可见。

把相关层的color打开就OK了

luobin123

问过简单的问题。。Layout中不是有自动布局和自动不线吗？
但我没找到自动布线在啦。。麻烦版主指点12.。。

, A7 P! F8 w7 @" d8 n% P' B
jimmy:
% o3 a% D  ~! a* p: ~; @5 E
4 v7 E* H8 W/ W( {) ~$ o在router软件里面进行。

wangsong117

封装转换问题
用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。
" G$ x! |7 Y6 i0 j8 u
" @1 Z+ x( c1 R/ V+ d你封装外框所在层的颜色可能设置的是黑色,和底色一样,随意看不到~
: V0 I1 c. B  u- j5 {改一下丝印层的颜色就可以看的到了吧~

qisaiman

谢谢 我试试

jimmy

原帖由 hanicesnow 于 2008-9-24 14:53 发表
2 |; Z; I  Y, q7 X7 a# G& b我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗, ...

5 q0 ~: @0 V) K0 [+ V) j" d3 Y对ECO对比时还要选上UPDATE，这样就可以将PCB与原理图一一对应。

3 f# c: [) k, T# Z# C6 |EGND网络自己删除了是你在原理图上面没有进行连接。

jimmy

8 R1 H1 `- b% }

原帖由 hanicesnow 于 2008-9-24 14:53 发表
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
1 K4 k$ G; A7 v' b. O: {原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗, ...

7 D0 H3 P+ w+ u$ v% E/ D
6 b3 T3 H( R: y5 ~% V$ C$ T0 ~" d在ECO对比的时候，要选上UPDATE。


EGND网络被删除是因为你在原理图没有连接此网络。

jimmy

已有QQ群：28326856

jimmy

自建封装方便管理，标准化。

jimmy

多请教高手吧

- K- k. q0 N9 E7 `7 j5 ]( l4 k+ @好的设计习惯不是能用文字表达得清楚的。

就像好的生活习惯一样

jimmy

原帖由 思齐 于 2008-9-26 10:59 发表
/ y2 H- u0 \. n3 u% E, I4 |钻孔对问题
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
8 k# p" x2 x5 S8 a* g! W1 ^8 C5 H" v还有个“地”的问题
手机中有模拟地和数字地，它们是布在同一层还有不 ...

/ v) n8 T+ s# ~6 Q8 D这是盲埋孔常识。相关的资料可到群共享下载（PADS手机盲埋孔设计资料）
' V% c. g9 s: H9 f0 A
模拟地与数字地分开，最后在单点接地这是老生常谈的经验，相关资料可在论坛上面找到。

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
$ ]6 E; w: f% _. p初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
( g% U# D( T' k7 N& [可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
# _# w3 z) j! y! @" o这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

" x7 ~9 t" `, l% }- C$ i3 q
那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。
$ m4 c9 ~& ?0 M4 I4 p6 c7 O9 g
我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

jimmy

原帖由 maozhiqiang 于 2008-10-22 15:02 发表
/ r6 Z: b2 T# k; a' b& X: O/ E- pValue值显示问题
最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
7 R/ b( m0 K" f: B/ J我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
/ v5 g' ?9 l. a关键是我最开始导网表是没在后面 ...

  y$ k( @; G! D1 m* ]) M  r
用ORCAD重新生成NET，再导入进行对比，更新是可以做到的。

jimmy

原帖由 古域清流 于 2008-10-22 20:07 发表
. Q) ]; |- T/ p. V, ~' j+ U请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

+ w. n( F4 |9 p& _& O" j* y; n
% Y0 t' F+ U$ r- h, Z可以接地。画走线的时候按SHIRT+空格就可以了，TAB可以进行却换.
. ~/ E- e1 `+ y% p/ I/ z" [
+ Z! X/ _' h3 q  S. v; Q2 p请用默认设置。

jimmy

原帖由 maozhiqiang 于 2008-10-27 15:58 发表
求助:网表问题
重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
6 v- F0 Y0 g+ R' A0 Q1 {9 T9 g7 s[FMT0012] Can't open first output file
#各位碰到过没有,帮忙啊,先谢谢拉!
& k& f. @# Y- A- @1 f( P7 {+ a
斑竹救命

  T' H1 i; c( v& T+ Y* \# w
请将FINAL.DSN改为FINAL.ASC

jimmy

原帖由 qisaiman 于 2008-10-27 20:33 发表
用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。13260

  A' a* s$ B! s+ d/ j- N
1 H4 E) M$ p0 j3 W. M* W, O因为转过来的封装的2D线是放在顶层丝印层，而默认的显示顶层丝印层是没有设置COLORS的，你把顶层丝印层的COLORS打开就可以看到了。