《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

li_suny

simhfc 发表于 2013-4-28 21:19
我能理解，但PCB的Layer都已经变动了，CES里的Stackup也同步变化了，仅仅在信息显示上仍给出老模板的信 ...

这个原始信息确实意义不大，所以我从来都没注意过{:soso_e120:}

simhfc

li_suny 发表于 2013-5-2 09:47
6 _4 O- o: {# Y( G. ?5 _& L6 [这个原始信息确实意义不大，所以我从来都没注意过

唉~~~ 自从注意到这个信息，每次开CES都忍不住去瞄一眼，成了疙瘩，强迫症啦~{:soso_e118:}

cxt668

Orcad画的原理图怎么将网表导入到EE PCB中？有没有详细的新PCB封封装库的教材？谢谢！

li_suny

simhfc 发表于 2013-5-2 14:06
: \7 \( [& C( E唉~~~ 自从注意到这个信息，每次开CES都忍不住去瞄一眼，成了疙瘩，强迫症啦~

呵呵，这个，忽视它吧！

li_suny

' a1 U2 d7 v+ g. x

cxt668 发表于 2013-5-3 20:23
Orcad画的原理图怎么将网表导入到EE PCB中？有没有详细的新PCB封封装库的教材？谢谢！

1 ^; C" x. N: I: t! r. p
出一个*.kyn格式的网表就可以很方便地导入Expedition了。
8 r, f6 T- E& A7 {" M/ K4 F关于教材你可以参考这个帖子：https://www.eda365.com/thread-86256-1-1.html
6 j9 D4 P* X7 m8 Z

simhfc

来问问li_suny先生， Mentor EE的CES Stackup里，阻抗值是如何计算出来的？ 相同的参数，其结果却总是与Si8000/Si9000的结果不一致，这是虾米情况？

li_suny

simhfc 发表于 2013-5-4 15:10
$ x; J& D3 n" P: M% [来问问li_suny先生， Mentor EE的CES Stackup里，阻抗值是如何计算出来的？ 相同的参数，其结果却总是与Si8 ...

  s" m! h: M; f4 G' RCES Stackup应该是从HyperLynx里继承过来的（以前CES里并没有），我曾经将HyperLynx和 SI8000做过比较，基本是一致的。应该说SI8000里的设置更详细一些，但结果基本一致。
/ k: K* o' n& m6 c  tCES里的我没有比较过，还不好说。

simhfc

li_suny 发表于 2013-5-6 09:20
CES Stackup应该是从HyperLynx里继承过来的（以前CES里并没有），我曾经将HyperLynx和 SI8000做过比较，基 ...

9 ?& a* E; m: u. F' s图中是两者的对照：
8 \, k6 |% w' c, u
Si9000

8 X' v9 Y; Y# b- `. u) u8 B, `
( ~5 W; G; j2 z$ [% X3 V7 d
CES Stackup
0 z# |2 }! O. m/ Q' a

3 h: z$ J7 y1 z) N, S- A* ~Si9000中，即使走线的上下宽度均为4，计算出的单端阻抗是58.88，与CES的56.9仍不相同，请问CES中的计算是否具备实用意义？还是只有参考价值？

li_suny

& F! F4 b( W& j3 p# ?" z4 f  {3 H2 ~

simhfc 发表于 2013-5-7 15:44
图中是两者的对照：

+ }+ `  n  F( [" }( {# F1 FSi9000

& p3 R. ~& M; n% L. x! V1 D& m
你用的是那个版本的CES？和我的不太一样，我的CES Signal层的Er不是Auto。

simhfc

li_suny 发表于 2013-5-7 17:25
你用的是那个版本的CES？和我的不太一样，我的CES Signal层的Er不是Auto。

7.9.4的CES；

8 X( m: _4 o( l3 J+ F' a: X/ [& `Metal的Er几乎没影响，介质和阻抗的Er可修改就ok，请问你按照Si9000截图中的参数在CES的Stackup中是否能得出几乎一致的结果？

li_suny

simhfc 发表于 2013-5-7 18:27
7.9.4的CES；

# h/ ]2 P8 u9 L$ ~2 p4 NMetal的Er几乎没影响，介质和阻抗的Er可修改就ok，请问你按照Si9000截图中的参数在CES的 ...

, R: H. ]) p/ q+ n' c
* p& G8 T1 g; \. r/ B" f* h其实我的也不是完全一致，默认情况下和你的情况差不多。下面是我对这个问题的一点看法，不一定完全对。
1.即使按照默认情况，两者的差别也仅有3.5%，应该是可以接受，因为生产过程中的误差比这个还要大（包括铜线宽宽度腐蚀、介质层厚度误差等等）。

! A8 G+ w' m+ _1 I/ q! y2 n- c5 j1 X2.那这种差别到底是何种原因造成的呢？我做了以下分析。
' X6 W: W/ e  [; m; y( l
9 S7 _+ j) m+ l; b% l. E8 l) n首先看第一张图，当Signal层的Er=3.4的时候，Z0=56.9，当Er=1的时候，Z0=61，当Er=2.2的时候，Z0=58.6。
（Er=3.4可理解为Soldermask占据了整个Signal层，Er=1可理解为金属占据了整个Signal层，Er=2.2可理解为Signal层是个混合层。
" @" n/ T5 C8 P' z$ b. G! U/ Q# }

4 M0 t1 [3 O8 P# u* p6 p然后看第二张图，Signal层确实是个混合层，那么Er就不能按照某一个材料的来算了，也得均衡一下，最简单的就是做个平均。（3.4+1）/2=2.2。
7 T6 |0 n- E4 m' G) U综合看来，均衡后的更接近Si9000，估计Si9000应该是考虑了这种因素，但这个值其实是不定的，因为布线分布的情况不一而导致混合Er的差异，不过这种误差基本可以忽略。
1 `, A+ V; t+ o/ l. J& ]

lalasa1987

差分线添加过孔的时候，怎么设置两过孔的间距？

simhfc

+ ^' I3 H( A% D* o0 {6 Q: D6 c

li_suny 发表于 2013-5-8 12:29
其实我的也不是完全一致，默认情况下和你的情况差不多。下面是我对这个问题的一点看法，不一定完全对。 ...

0 U1 ~+ K7 ~7 `/ V, B
) [( Q5 v3 ^( J  N呃…… 通常所说的阻抗，都是指金属导体的走线的阻抗，也就是说金属导体的Er必然是统一、一致的，布线走到哪里，哪里的Er就是同一定值，我个人觉得……应该不能混合按比例计算吧；
; K0 p* U5 M8 n( A. r4 L
3 f) }! D$ j/ e/ N0 F  ^8 sSi9000中没有相关的比例参数，软件也不知道布线情况，应该不是预设比例计算的，我个人认为计算公式里本没有这个变量，呵呵……

介质层的Er有可能按照比例或厚度计算的，但那与导体层无关了；

+ z% [3 C- l: H, @2 _" V也罢，既然Stackup的参数还是具有参考价值，以后就当作参考值了，能直接观察还是比较方便的；标准值或出给板厂的要求还是用Si8000/9000制作吧，多谢验证和探讨，辛苦！

li_suny

lalasa1987 发表于 2013-5-8 17:09
4 N) q; Q2 F& y( H差分线添加过孔的时候，怎么设置两过孔的间距？

这个间距应该是在CES里设置的 Via to via的间距。

li_suny

simhfc 发表于 2013-5-8 17:47
% `( A' z1 e' t4 n呃…… 通常所说的阻抗，都是指金属导体的走线的阻抗，也就是说金属导体的Er必然是统一、一致的，布线走 ...

Er是统一、一致其实只是一种理想的假定，实际上都是有差别的。

4 d8 h: z: E6 d4 o3 o至于Er的混合算法也我曾经分析介质材料的成分时得出的结果，虽然不一定准确，还是有一定道理的。
! S+ o. n0 \' v# [例如介质材料中的106，1080，2116，7628等Er不同主要是因为所含树脂和玻璃纤维的含量比例不同而导致，Er本身也是混合而成的。
9 t% R2 w$ x4 H
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