《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

li_suny

simhfc 发表于 2013-4-28 21:19
我能理解，但PCB的Layer都已经变动了，CES里的Stackup也同步变化了，仅仅在信息显示上仍给出老模板的信 ...

8 k9 J% R* c! w  h; l8 z这个原始信息确实意义不大，所以我从来都没注意过{:soso_e120:}

simhfc

li_suny 发表于 2013-5-2 09:47
) `$ W1 K7 T" [% {" y( B2 Z这个原始信息确实意义不大，所以我从来都没注意过

; n5 {( |( r$ s8 S* Y7 k: }% K. h
2 I5 a3 p! ~& d$ _/ U唉~~~ 自从注意到这个信息，每次开CES都忍不住去瞄一眼，成了疙瘩，强迫症啦~{:soso_e118:}

cxt668

Orcad画的原理图怎么将网表导入到EE PCB中？有没有详细的新PCB封封装库的教材？谢谢！

li_suny

simhfc 发表于 2013-5-2 14:06
: j+ y" U4 r1 S# p唉~~~ 自从注意到这个信息，每次开CES都忍不住去瞄一眼，成了疙瘩，强迫症啦~

呵呵，这个，忽视它吧！

li_suny

cxt668 发表于 2013-5-3 20:23
Orcad画的原理图怎么将网表导入到EE PCB中？有没有详细的新PCB封封装库的教材？谢谢！

- X/ L+ e# r  z4 G' i出一个*.kyn格式的网表就可以很方便地导入Expedition了。
关于教材你可以参考这个帖子：https://www.eda365.com/thread-86256-1-1.html

simhfc

来问问li_suny先生， Mentor EE的CES Stackup里，阻抗值是如何计算出来的？ 相同的参数，其结果却总是与Si8000/Si9000的结果不一致，这是虾米情况？

li_suny

simhfc 发表于 2013-5-4 15:10
来问问li_suny先生， Mentor EE的CES Stackup里，阻抗值是如何计算出来的？ 相同的参数，其结果却总是与Si8 ...

CES Stackup应该是从HyperLynx里继承过来的（以前CES里并没有），我曾经将HyperLynx和 SI8000做过比较，基本是一致的。应该说SI8000里的设置更详细一些，但结果基本一致。
6 F! O4 C4 d5 h1 w# Y4 fCES里的我没有比较过，还不好说。

simhfc

li_suny 发表于 2013-5-6 09:20
CES Stackup应该是从HyperLynx里继承过来的（以前CES里并没有），我曾经将HyperLynx和 SI8000做过比较，基 ...

' z* W) O4 ]* L: a
图中是两者的对照：

Si9000
7 ~6 T, E6 h) N1 K1 O; g5 S
% H  p$ y  S% E# B: m
9 l1 y+ {" L) L% }$ {4 E& T4 t
CES Stackup
& m$ [1 Z# h! w: l* r

) q- A* u% G! g& J; o* a& e) aSi9000中，即使走线的上下宽度均为4，计算出的单端阻抗是58.88，与CES的56.9仍不相同，请问CES中的计算是否具备实用意义？还是只有参考价值？

li_suny

: [. p( o% F% u

simhfc 发表于 2013-5-7 15:44
: e% \  U( O1 A6 b' w2 P图中是两者的对照：
" p: k3 T" e( x0 w/ V4 N* y
Si9000

# }- I# {3 V# V  a) x% z5 ?* d, I
6 A& v& a4 w1 z: Q你用的是那个版本的CES？和我的不太一样，我的CES Signal层的Er不是Auto。

simhfc

li_suny 发表于 2013-5-7 17:25
你用的是那个版本的CES？和我的不太一样，我的CES Signal层的Er不是Auto。

7.9.4的CES；
( T" t. `, ~  J7 z3 J, |
Metal的Er几乎没影响，介质和阻抗的Er可修改就ok，请问你按照Si9000截图中的参数在CES的Stackup中是否能得出几乎一致的结果？

li_suny

simhfc 发表于 2013-5-7 18:27
7.9.4的CES；

+ _+ ~- V! g7 n( C6 }! B$ D- k0 WMetal的Er几乎没影响，介质和阻抗的Er可修改就ok，请问你按照Si9000截图中的参数在CES的 ...

1 H7 E8 }9 p" g5 j1 S7 O, ^其实我的也不是完全一致，默认情况下和你的情况差不多。下面是我对这个问题的一点看法，不一定完全对。
1 b8 }' B- H! V1.即使按照默认情况，两者的差别也仅有3.5%，应该是可以接受，因为生产过程中的误差比这个还要大（包括铜线宽宽度腐蚀、介质层厚度误差等等）。
0 c, ?& L0 h0 h, S! ~- ]7 U9 C
$ ~$ q/ ]4 C0 Q2.那这种差别到底是何种原因造成的呢？我做了以下分析。

1 E5 O1 A$ i) F) ^0 R首先看第一张图，当Signal层的Er=3.4的时候，Z0=56.9，当Er=1的时候，Z0=61，当Er=2.2的时候，Z0=58.6。
( b( e# x; h, t+ M（Er=3.4可理解为Soldermask占据了整个Signal层，Er=1可理解为金属占据了整个Signal层，Er=2.2可理解为Signal层是个混合层。
3 g. o+ L5 U4 D( ~2 J" t

! ~# Y# [; C& j# t1 k然后看第二张图，Signal层确实是个混合层，那么Er就不能按照某一个材料的来算了，也得均衡一下，最简单的就是做个平均。（3.4+1）/2=2.2。
. h* f$ b0 A: M! B综合看来，均衡后的更接近Si9000，估计Si9000应该是考虑了这种因素，但这个值其实是不定的，因为布线分布的情况不一而导致混合Er的差异，不过这种误差基本可以忽略。
, U/ M' [& P/ @8 A+ q8 n$ @+ h2 s

lalasa1987

差分线添加过孔的时候，怎么设置两过孔的间距？

simhfc

li_suny 发表于 2013-5-8 12:29
6 n0 }2 r, _7 l! B4 t" J* J其实我的也不是完全一致，默认情况下和你的情况差不多。下面是我对这个问题的一点看法，不一定完全对。 ...

+ b! Y) Q0 N) E& Y; z% T
/ c( e( v1 t+ V0 b5 Y5 a呃…… 通常所说的阻抗，都是指金属导体的走线的阻抗，也就是说金属导体的Er必然是统一、一致的，布线走到哪里，哪里的Er就是同一定值，我个人觉得……应该不能混合按比例计算吧；

- ]% _& f1 K% v. g  \! L, CSi9000中没有相关的比例参数，软件也不知道布线情况，应该不是预设比例计算的，我个人认为计算公式里本没有这个变量，呵呵……
) B* n  ^, b% i" R  h
+ z" w) t- L6 i# y+ H5 z6 f介质层的Er有可能按照比例或厚度计算的，但那与导体层无关了；

也罢，既然Stackup的参数还是具有参考价值，以后就当作参考值了，能直接观察还是比较方便的；标准值或出给板厂的要求还是用Si8000/9000制作吧，多谢验证和探讨，辛苦！

li_suny

lalasa1987 发表于 2013-5-8 17:09
差分线添加过孔的时候，怎么设置两过孔的间距？

5 ^7 C* v# I. `  s! I7 M这个间距应该是在CES里设置的 Via to via的间距。

li_suny

simhfc 发表于 2013-5-8 17:47
呃…… 通常所说的阻抗，都是指金属导体的走线的阻抗，也就是说金属导体的Er必然是统一、一致的，布线走 ...

! P9 r) B- b- C' C1 J0 L3 J7 I4 MEr是统一、一致其实只是一种理想的假定，实际上都是有差别的。
0 F! a1 |/ D3 ~% p+ q6 X6 M/ i* B  k
/ T2 D9 Z. w' P至于Er的混合算法也我曾经分析介质材料的成分时得出的结果，虽然不一定准确，还是有一定道理的。
: \& T* |+ I3 J/ f6 ~1 Y例如介质材料中的106，1080，2116，7628等Er不同主要是因为所含树脂和玻璃纤维的含量比例不同而导致，Er本身也是混合而成的。
( G* F( [. y. A/ W% n& ?
8 M  I# v. p( k2 \+ k; u欢迎讨论！