★★★ 大家一起学PADS （一）★★★......【有问必答贴】

安瑞

我现在用是这种的

江峰

sch pcb.zip (285.96 KB, 下载次数: 15)

2011-11-25 19:43 上传

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，版主，我里面的logic导入layout怎么就立马会关掉layout程序，帮忙看看
5 T" @& {6 H" l/ [0 ^

jimmy:
( e4 Z7 @8 j( O, [  X* @
我用pads9.3打开，一切正常，可以正常打开。

应该是你的软件没有破解成功。附件是转成2005格式的原理图和PCB

* B0 {3 o$ ]$ n) |! | 新建文件夹.rar (79.99 KB, 下载次数: 7)

2011-12-22 14:12 上传

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rvmoon

请问楼主，我刚开始学pads07，先发现原来自己做的元件有问题，导成pcb时老是出问题，出现如下提示：
Reading file --  C:\Documents and Settings\Administrator\桌面\my_RF_circuit2.asc
ATTRIBUTE VALUES
NET GND
Warning: Attribute of type description not allowed for specified object
3 |' y, u6 A! _. {, F**INPUT WARNINGS FOUND**
* {  C( S  c6 s$ p% a' \. |
! U; H6 o# I: C: o! h% s7 ~; }$ B这一般是哪里的问题，如果将来把把元件修改好后，如何在logic中统一的大批量的更新同一类型的元件？
谢谢啦

rvmoon

楼主，我的问题已经解决了，自己总结的如下，不知道对不对：
1、pads中只能对part添加描述attribute，不能对net添加描述（一个芯片的引脚需要通过77欧姆的微带线接地，我之前对引脚和地之间的连线添加了attribute，就报错了，后来删除之后就好了）；
2、自己画的电容元件，在做元件的时候，在part information for part对话框的pins选项卡中的的type，把两个引脚均选择了source类型，后来在原理图中，需要电容接地的地方（如电源滤波），pads认为source和GND直接相连了，就报warning。后来把两个引脚source类型改选成了undefined之后，warning就消失了。
+ p7 S8 U1 E; K8 g0 q8 q1 h0 x应该是以上的原因了，呵呵，自己是个新菜鸟，以后还多向楼主请教

蜗牛宝

jimmy,你好！
想请问下您有没碰过这种情况，就是新建封装中不是有个decal wizard，打开这个窗口，正常来说应该是全部显示，但是现在出现整个窗口无法全部显示的情况。（过大，无法拖动显示窗口）调整了电脑的分辨率也不行。

Alsen

江峰 发表于 2011-11-25 20:01
' N) K7 E6 M, H  I1 H# o! ]# _，版主，我里面的logic导入layout怎么就立马会关掉layout程序，帮忙看看

9.3版本导入网表，LAYOUT正常；建议你先把原理图导出TXT格式，关闭软件，再打开软件，重新导入到原理图里再导入PCB试试！

For_a_better

请问pads里面的flood与hatch有什么区别！！

jimmy

For_a_better 发表于 2011-12-2 14:50
6 J1 u$ c' E3 l, W请问pads里面的flood与hatch有什么区别！！

% N' \4 y) p% b; |$ w2 v
; @0 F# f! v$ I5 |3 `
1

天下小兵

楼主,在POWERPCB导ECO进去,当封装改变时,有没有办法不删掉走线.

如风

在SCH与PCB比较中出现如下信息：PCB Net List Errors Report - led-2.sch - Wed Dec 07 14:41:54 2011
------------------------------------------------------------------
Design to Library Part Consistency Check
----------------------------------------
- U7 b1 i( i* ^No Library consistency checking errors.
, ?* C1 f9 F) _/ Z9 B2 Q  E
% v! u" j1 H  n# g% I2 wSingle/Zero Pin Net Warnings
----------------------------
Net $$$2 has less than two pins in PCB net list file.
, [) R, g/ b7 ^, Q
Schematic Connectivity Errors
6 [5 r# Z' m9 ?7 a& h-----------------------------
No connectivity errors or warnings.
1 n/ L3 p4 f: |% b" Z1 K****************************************
UNMATCHED NET PINS IN Schematic
-------------------------------
$$$10827            C11.1        
$$$2                R37.1        
0 `1 o; o3 j' Y9 y, m/ YGND-2               C11.2        

UNMATCHED NET PINS IN PCB
-------------------------
+ _7 C/ [, g. s) B9 w/ F$$$10827            C11.2        
. ~* F. @2 x( d+ \* c+ G6 v$$$2                R37.1        R7.3        
: X# |) w* u# M# h  J- c% ]/ {2 gGND-2               C11.1        R7.2        
检查PCB与原理图中连接相同，但为何会这样报错？

如风

如风 发表于 2011-12-7 14:41
在SCH与PCB比较中出现如下信息：PCB Net List Errors Report - led-2.sch - Wed Dec 07 14:41:54 2011
--- ...

* v% {9 m) c5 c4 L# S呵呵，确实如此，只是以前两边同时改再比较就没问题，但这次例外。因为在PCB中个别封装做过修正所以不敢ECO。

如风

如风 发表于 2011-12-8 08:43
9 s3 u. `# m2 N9 Q呵呵，确实如此，只是以前两边同时改再比较就没问题，但这次例外。因为在PCB中个别封装做过修正所以不敢E ...

试过了，但还是那两个脚有问题，R37（在SCH、PCB比较时总是显示出网络名，但明明都是一样的）、VR1（在SCH、PCB比较时总是说两个脚失去）、Q2第2脚（PCB安全检查总出错找不到原因）我添附请帮忙看看出错原因？

如风

jing 发表于 2011-11-17 09:22
[attach]46133    不知道这个附件你能看到不    就是铺垌上的字的笔画部分是镂空的   

铺铜上的字是缕空的？要做成这种效果有两种方法，1.单独做一层 ROUTING CUT层，导出时特别提示为走线层割开，并在发GEB时提示板厂将之做出来。目前我遇到的是日资厂一般会有这种要求，不仅要求有走线CUT层，还要求丝印也要有CUT层，曾做一个假三层板（双面板+一层碳油），最后做出来输出近10多层资料。2.还有一种方法就是用小画家，将文字镂空变成线断，用BMP2ASC.EXE程序再导入走线层，这样也可以做出来。只是缺点是这样做出的PCB文件会很大。因为是线段填充的。

greip

LZ，我在走线走到一半，不小心点了Verify Design...屏幕上出现很多出错的圈圈标示，，要怎么才能去掉这个标示。

libo7812

从这里学到很多东西啊