★★★ 大家一起学PADS （一）★★★......【有问必答贴】

飘逸

你好，群主，我是刚用ORCAD画原理图，有个问题请教一下，我用ORCAD画完原理图后，导出表络表，在PADS LAYOUT中导入，导过来是没有任何出错报告，但是我发现有一些元件的一端没有连网络，我检查过原理图，连接是没有问题的，请问这是什么原因造成呢？？？

希望

请问楼主，PADS做的PCB资料，现在要求导入到CR5000软件中（给日本客户），要怎么样转？

jing

jing 发表于 2011-11-9 15:12
楼主好厉害啊
, ^/ l. _6 O/ F5 R
我想请问下   pads5.0 中PCB的pdf产看文件 怎么导出来啊

' w' _: p3 K& h' a4 Z{:soso_e100:} 谢谢楼主。。。。

jing

群主   帮我加下群啊    214676624   谢谢啦{:soso_e181:}

jing

大家好    我想请教下  pads layout 中如何用铜箔  写字呢   {:soso_e132:}    我修改别人的一块板子  pcb版本  日期 等等都是铜箔 ，我自己用copper写的时候   写的可难看了

xzdxxzdx

请问楼主：
; H( W- V% ]7 B. y! }ECO TO PCB时提示错误：Dangling Connections without a Net Name
1 U$ l: D5 E  O% B1 `
9 h0 f. o  n6 Q. ~8 T_WR
CPU          X2500  Y4600

( B+ f$ [0 L& }/ h" U6 oDangling Connections with a Net Name
5 N# i" y* x) `+ Z% M
_CS_RAM
- n/ |, b: T2 q0 a& U& gCPU          X6000  Y2200
CPU          X9000  Y3100
% F( a7 K/ g  f6 Y4 UCPU          X9400  Y5300

- ~9 [4 i7 i5 P, E4 R) Z) ]0 {是不是这两种错误不会影响网络连接？即对PCB不会有影响？

雙魚Fei

loveineda 发表于 2008-10-10 13:18
; n: Z& v- p3 {( ^2 U7 O; b2 v% ~初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
3 e& p$ M# A) Z# P可能是我的走线比FPGA的管脚要粗 ...

走线是粗了！导致安全间距不符合！所以开DRP是连不上的！关掉可以！但是最好改细点！如果是滤波的，你可以从IC引进出来细点，然后加粗！
4 A  Q* B$ H+ t$ R
3 J; v8 P" g* X  I' ^4 ?( `' r) p& D

gui_qu

一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
这方面是否有详细的理论解释?
如果需要包地,应注意那些事情,比如地线线宽是否有要求等

  t6 ^. B# ^6 k; U2 ?  gjimmy回复:
" x! v8 |' r/ Q+ G$ V* b
1,时钟线,高速信号线,差分线,模拟线有空间的情况下需要包地.
7 o- {6 N* {, @7 w. _
2,有时序要求的线都要等长,如存储器的数据线,地址线,还有其他的并行总线.
% X) n3 y/ ~+ y) L+ c9 K2 R! h
. J) ^0 h, S5 ~+ q+ [3 b. w) l4 s; E

另外,你指的数据线要求四线带1地是什么意思?

0 T6 U, I- f& k# _8 f3,如果需要包地,包地线的线宽最好在注意包地线离被包线的间距最好做到20mil或3w以上,然后包地线上要按一定的间距(100~200mil)打地过孔,以达到立体包地的效果.如果没有办法做到立体包地,还不如不包.只需要将线与线之间的间距拉开至少3w就可以.

pinery

我做了一个封装,网络表显示有连接,但是一导入pads后,发现电源脚没有任何线连接上去,这个是怎么回事情?难道封装的原因?

jing

jing 发表于 2011-11-15 19:40
2 t! E, E8 `% z1 ]2 v, {; M  C4 |大家好    我想请教下  pads layout 中如何用铜箔  写字呢       我修改别人的一块板子  pcb版 ...

3 Y5 a; r5 x% Z% o[attach]46133    不知道这个附件你能看到不    就是铺垌上的字的笔画部分是镂空的   

1 o" c# C9 p. r' k
' r# ^5 f& V  @2 I! E# O9 k9 P
顺便再问下   在布局中   创建族  有多大的意义呢        辛苦你了    谢谢啊               {:soso_e160:}

jing

jing 发表于 2011-11-17 09:22
[attach]46133    不知道这个附件你能看到不    就是铺垌上的字的笔画部分是镂空的   

我是新手学画PCB呢    今天在书上看到簇   练了一上午   没觉得多大的用处   你能指导我一下学习的方向吗？ {:soso_e100:}   

yehay

求助楼主：router中set width如何自动出现上次设定值？
" ~- {" y8 o0 x8 Z: Z$ W7 S6 J- L打开pads router，拉线，键入W，出现线宽设置小窗口，在"set width"后面输入线宽值，比如“5”，回车，则当前的线宽被设置成“5”。
( x% I: U9 S+ Y7 p 再次键入W，则"set width"后面自动出现上次输入的值“5”，不必手动再输入一次，直接回车即可，省了不少麻烦。
  Y, n0 u; \0 l# |, q 悲剧的是，有时候键入W，它不出现最近输入的线宽值，而是一片空白，像软件刚打开时一样。
" C5 C% P2 T8 `# b) R 更悲剧的是，我在另一电脑上，新装pads9.3，从来就不出现最近输入的线宽值。老版本在这个电脑上现象相同。
7 m6 ^8 ^; M) B- D' }请问这个现象如何解决？
+ a+ D2 d- {/ R0 m& ~' a8 t多谢！

gui_qu

gui_qu 发表于 2011-11-16 20:37
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
( P+ L$ s' L8 J. W6 v这方面是否有详细的理论解释?
6 Q! V7 S. L8 W  p如果需 ...

非常谢谢jimmy回复,
% ^9 G  _  _; m1 D  E) V
0 d" C* q* W$ A1 P
5 F8 k* v, S* q) f
) \7 o3 C( w" R* f' M# x2 }0 |另还有些疑问.请教.
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
9 c& g  V; V5 F, x. \! J地址线与数据线是否要求等长?
9 n" Q+ e$ ^, ~+ M4 s或者是只要求成组的数据线等长?
4 }+ k! X+ {% i3 Q# {7 }/ o又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
' }2 m- k" A9 g3 T3 h, Q9 P
另还有一重要问题,
$ y# U9 n/ ?& X& o通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
* D+ T3 k% D2 _# X7 W
一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
7 J, U3 t3 Y$ Y) q如果频率是800M,这个时候,走等长好还是不走等长好?
, r# Z# O7 q! G+ _# G% K
9 c8 }* [+ N- k$ V' Z4 s6 J另对于双DDR,或多DDR,如何等长?
/ T# y; ~+ L8 F9 o& E& X; p
3.以前经常有听到较多数据线时,如16根时,
4 m* m% o- G5 K2 h7 k1 n/ G- m走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?


& n% m( F& p$ j" [
# ^3 |5 Y5 C* D; t5 v# o6 k' {
+ w& ]# F- r. D/ J0 V4 o

gui_qu

gui_qu 发表于 2011-11-17 21:09
& @- w* }* ?1 f. V1 P非常谢谢jimmy回复,

再次麻烦,有些不好意思,
$ \9 V& f8 T8 K$ z4 I+ t但还是...........................
非常感谢.

wzzasd

Jimmy 大哥：
/ ?, Z9 W* L* Q* j     你好，上次有看过你写的一篇关于《PADS Router 如何设置快捷打孔》的文章，
9 Z  g+ M2 Y' w$ L0 y5 j$ e我也照着你的MCR文件 改成2层板的，在Router里是可以实现双击鼠键打孔，
不过，现在碰到一个问题，想请教下你：
1 L0 @6 g3 v2 X; ]% V    我按数字键1，孔类型改为“Current Via Type is set to Via1”  ，打的孔也是Via1的孔；
8 K* P! ^/ ]* r, ^" ?; Z2 s我再按数字键2，孔类型改为“Current Via Type is set to Via2” ，打的孔却是Via1的属性的孔，
不是我要求的，除非改下面的地方才能打Via2的孔 “Design Properties\Via Biasing”只保留Via2的勾 才行（开始下面这里全是勾上的）。
         
- q( y0 P' o! k; ~+ y5 T& y
. d  U2 z+ t& `! `% y呵呵 说得有点哆嗦了，麻烦解答下，谢谢了！{:soso_e100:} （附上MCR文件）
% u- h, S8 b/ H4 n' P9 H