★★★ 大家一起学PADS （一）★★★......【有问必答贴】

飘逸

你好，群主，我是刚用ORCAD画原理图，有个问题请教一下，我用ORCAD画完原理图后，导出表络表，在PADS LAYOUT中导入，导过来是没有任何出错报告，但是我发现有一些元件的一端没有连网络，我检查过原理图，连接是没有问题的，请问这是什么原因造成呢？？？

希望

请问楼主，PADS做的PCB资料，现在要求导入到CR5000软件中（给日本客户），要怎么样转？

jing

jing 发表于 2011-11-9 15:12
1 M' N& m# t7 h* M# n$ f9 q4 a2 g& b楼主好厉害啊

- F0 R3 {1 l+ ]# D  Q$ E3 a我想请问下   pads5.0 中PCB的pdf产看文件 怎么导出来啊

8 s7 f! i$ I6 K/ `) c+ y2 M/ ]{:soso_e100:} 谢谢楼主。。。。

jing

群主   帮我加下群啊    214676624   谢谢啦{:soso_e181:}

jing

大家好    我想请教下  pads layout 中如何用铜箔  写字呢   {:soso_e132:}    我修改别人的一块板子  pcb版本  日期 等等都是铜箔 ，我自己用copper写的时候   写的可难看了

xzdxxzdx

请问楼主：
ECO TO PCB时提示错误：Dangling Connections without a Net Name
0 g+ S( M1 W! S  }
* O: u% {" N% C' C7 \_WR
8 M% B) e, \3 |: i8 I% {* yCPU          X2500  Y4600
, ~& k+ x$ ~' z7 B* h. {: U+ }& d
Dangling Connections with a Net Name
0 V2 _6 H& M# A. X% I4 u* k& _
! G; c, t7 e' I9 r" A_CS_RAM
* y5 w$ U; V+ L: o) F: CCPU          X6000  Y2200
CPU          X9000  Y3100
CPU          X9400  Y5300

) U  R/ B+ S* k8 ^7 {/ W+ i: I是不是这两种错误不会影响网络连接？即对PCB不会有影响？

雙魚Fei

loveineda 发表于 2008-10-10 13:18
9 e; Y! o9 R) j7 @0 F初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
. ^, T8 i9 S0 e5 [5 Q0 v& N8 l0 Y可能是我的走线比FPGA的管脚要粗 ...

走线是粗了！导致安全间距不符合！所以开DRP是连不上的！关掉可以！但是最好改细点！如果是滤波的，你可以从IC引进出来细点，然后加粗！

# ^+ K! @) Z, K" }! i  i, g

gui_qu

3 p+ t' D' \9 L1 T8 r: l
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
这方面是否有详细的理论解释?
如果需要包地,应注意那些事情,比如地线线宽是否有要求等
. t6 h% i' |0 E2 L3 c* f$ p6 m
jimmy回复:

1,时钟线,高速信号线,差分线,模拟线有空间的情况下需要包地.

- X9 N; s, Z1 A6 u; I; m# f2,有时序要求的线都要等长,如存储器的数据线,地址线,还有其他的并行总线.



另外,你指的数据线要求四线带1地是什么意思?
6 S/ Z; c. G: @# U2 E
" q8 |; a, ]/ W% M1 ~+ [3,如果需要包地,包地线的线宽最好在注意包地线离被包线的间距最好做到20mil或3w以上,然后包地线上要按一定的间距(100~200mil)打地过孔,以达到立体包地的效果.如果没有办法做到立体包地,还不如不包.只需要将线与线之间的间距拉开至少3w就可以.


. Z5 N/ S# i  ~

pinery

我做了一个封装,网络表显示有连接,但是一导入pads后,发现电源脚没有任何线连接上去,这个是怎么回事情?难道封装的原因?

jing

jing 发表于 2011-11-15 19:40
7 G2 \5 e- y2 ^: y% L( u: t/ O" V( l大家好    我想请教下  pads layout 中如何用铜箔  写字呢       我修改别人的一块板子  pcb版 ...

4 x, }* k" N3 {9 W& Z3 n% u( ]/ ?! W4 @[attach]46133    不知道这个附件你能看到不    就是铺垌上的字的笔画部分是镂空的   
& ^% d( ?: G! l- l& H3 c

: U- f/ v( H* o* Z, I- V1 }8 ]- K
, r! ~% `$ s  S' C) D3 K顺便再问下   在布局中   创建族  有多大的意义呢        辛苦你了    谢谢啊               {:soso_e160:}

jing

jing 发表于 2011-11-17 09:22
# {' U. k9 u1 K# u[attach]46133    不知道这个附件你能看到不    就是铺垌上的字的笔画部分是镂空的   

7 ^# A' [* L3 K我是新手学画PCB呢    今天在书上看到簇   练了一上午   没觉得多大的用处   你能指导我一下学习的方向吗？ {:soso_e100:}   

yehay

求助楼主：router中set width如何自动出现上次设定值？
& L% u9 ^7 g. R1 `0 i% `$ T打开pads router，拉线，键入W，出现线宽设置小窗口，在"set width"后面输入线宽值，比如“5”，回车，则当前的线宽被设置成“5”。
再次键入W，则"set width"后面自动出现上次输入的值“5”，不必手动再输入一次，直接回车即可，省了不少麻烦。
0 x: V2 n+ K: J0 y; c; G 悲剧的是，有时候键入W，它不出现最近输入的线宽值，而是一片空白，像软件刚打开时一样。
更悲剧的是，我在另一电脑上，新装pads9.3，从来就不出现最近输入的线宽值。老版本在这个电脑上现象相同。
/ C! s( r+ y! B+ m. i5 x请问这个现象如何解决？
7 A9 `7 g, Q: `5 H多谢！

gui_qu

gui_qu 发表于 2011-11-16 20:37
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
, q6 C% N5 f9 U' Q3 ~; A& E这方面是否有详细的理论解释?
如果需 ...

' ~5 D( \5 m: H( F( d5 }+ L非常谢谢jimmy回复,



' {2 v5 X1 g- N2 Z另还有些疑问.请教.
4 H8 s  G  f4 z; I: i1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
或者是只要求成组的数据线等长?
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
: n0 x  ]+ [- Y
* p/ G- L% b* E  l2 N% K9 Q$ z另还有一重要问题,
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

* K* T4 V' b+ q  p一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?
  G- }" e7 @% R7 e$ l* g
另对于双DDR,或多DDR,如何等长?
  t" y* g8 d) B  M  u
$ A1 A% e- |, q% c3.以前经常有听到较多数据线时,如16根时,
3 ?8 x. W8 z7 w; p: V& Y' x' ]走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?

/ @! Q+ Z' P( u- x: \# b9 G

' {' J0 `/ g) B

gui_qu

gui_qu 发表于 2011-11-17 21:09
非常谢谢jimmy回复,

3 W2 ~6 `* g+ y7 P$ G再次麻烦,有些不好意思,
但还是...........................
非常感谢.

wzzasd

Jimmy 大哥：
$ E9 n" F6 [( D- v0 a1 a) B6 J$ Y     你好，上次有看过你写的一篇关于《PADS Router 如何设置快捷打孔》的文章，
我也照着你的MCR文件 改成2层板的，在Router里是可以实现双击鼠键打孔，
8 P; i% r+ |/ l3 q' W不过，现在碰到一个问题，想请教下你：
    我按数字键1，孔类型改为“Current Via Type is set to Via1”  ，打的孔也是Via1的孔；
3 I& D, V- ~/ t7 \我再按数字键2，孔类型改为“Current Via Type is set to Via2” ，打的孔却是Via1的属性的孔，
& }8 [3 B- G: T4 Y0 j8 s不是我要求的，除非改下面的地方才能打Via2的孔 “Design Properties\Via Biasing”只保留Via2的勾 才行（开始下面这里全是勾上的）。
         

呵呵 说得有点哆嗦了，麻烦解答下，谢谢了！{:soso_e100:} （附上MCR文件）