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1 第1章 常用封装简介 6& E) z: z; O( d0 |) C
1.1 封装 6+ B) } p. R- @6 H7 O2 \- q
1.2 封装级别的定义 6
$ A6 b0 g1 s4 P, r" c$ q% ]1.3 封装的发展趋势简介 6
9 S3 R$ u+ K$ x9 D' @2 A1.4 常见封装类型介绍 9
) [3 O9 w1 V, P2 j5 [1.4.1 TO (Transistor Outline) 9( h- E) k( O0 _/ G' C. u
1.4.2 DIP (Dual In line Package) 9
8 z7 a8 ~; g2 g4 F1.4.3 SOP(Small Out-Line Package)/ SOJ( Small Out-Line J-Lead Package) 10
; |; X6 y! [% M5 _1.4.4 PLCC (Plastic Leaded Chip Carrier) 11
% o, r& `, q" V! g. [! n% S6 \1.4.5 QFP(Quad Flat Package) 11
7 `* O; s! D A4 {' m' p, S1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 161 O$ U ?( x6 r* L4 t! ^, T7 s
1.4.7 Lead Frame进化图 17
' b! f0 L* C1 l! s9 C. h, _5 n# p, \1.4.8 PGA(Pin Grid Array Package) 17
+ f w/ C$ |5 H ?1 ^1.4.9 LGA (LAND GRID ARRAY) 18
! F/ ^3 D! q. l8 ]( x, n1.4.10 BGA(Ball Grid Array Package) 18
) V& w" {) [# X1.4.11 T BGA (Tape Ball Grid Array Package) 19
: f- l! l" L- P( k4 E$ R7 S1.4.12 PBGA (Plastic Ball Grid Array Package) 20
% u+ r/ `! I6 v" A1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21' S* U. F8 U9 L# [7 z& v# b# {
1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22
5 i( l4 H) }: l V/ y) b# v( W9 P1.4.15 WLCSP(Wafer-Level Chip Scale Packaging Technology) 23) c) j8 i2 }$ ]& T" |$ y4 w. Z
1.4.16 MCM(Multi-Chip Module) 25
& W! v: L" }. O/ ^1.4.17 SIP(System In Package) 26/ g) o9 C4 v5 z- F6 m1 W; K
1.4.18 SOC 27* J5 ~$ r6 J# s( E! V3 O
1.4.19 PIP(Package In Package) 301 N, |2 w, i- g
1.4.20 POP(Package On Package) 30% u+ L6 c# n. O. P# I
1.4.21 TSV (Through Silicon Via) 325 D$ m3 C# H, l4 c( R ^
1.5 封装介绍总结: 348 L, \0 N; J6 e$ s5 x% o
1 第2章Wirebond介绍 5# B! u3 o {3 B! u0 R3 b
1.1 Wire bond 特点(成熟,工艺,价格) 56 [+ Q7 w4 P1 i E: K
1.2 Wribond的操作过程(每步骤有图) 8
S) _* }. H1 H! A! y4 c% I1.3 哪些封装适合于使用Wire bonding工艺 12
" \8 f' a* n& e9 R0 @" Y k1.4 Wire bonder机器介绍 14
2 d& S; }, I8 Y1 第3章 LEAD FRAME QFP封装设计 6- ~6 h }( J. \6 j6 u1 k5 v( c& z5 ]
1.1 QFP Lead Frame介绍 6
$ Y& f' `- ~5 A- w$ o% `1.2 Lead frame 材料介绍 8
$ V$ @% r6 ^/ `) N1.3 Lead frame design rule 8- G2 {2 ?9 r1 R5 c1 g
1.4 QFP Lead Frame 设计方法 10
7 {+ O, p$ H# T$ @" O* {1.5 Wire Bonding设计过程(以autocad为例) 17; \' _" ]; `6 F# j3 L1 M1 Y1 c8 R
1.6 Lead frame Molding过程 22 u6 x: k" y1 _. Z
1.7 QFP Punch成型 (整块没Punch lead frame的图) 24
$ j0 V1 z! C" }/ Z3 ?: C1.8 常用Molding材料的一些介绍 26$ [- R# z6 c' i+ u- R, Q) ]8 {
1.9 QFP lead frame生产加工流程 28
5 |9 ^7 Q" s) [- s% j2 \9 F* M/ S! H% A K5 x! l) b# \
第4章 PBGA封装设计 7. ?4 N8 ~5 C, ]8 m
1 WB_PBGA 设计过程 7
. Q9 Y# H! @5 [" `' {- Z1.1 新建.mcm设计文件 7
- p! K! P1 s! z; Q9 _, x8 v1.2 导入芯片文件 8
# f( T# B- _4 H. A6 v1.3 生成BGA的footprint 13
- p8 c) |( ~/ S* V1 @1.4 编辑BGA的footprint 175 w6 I' [, n" d$ ~' V
1.5 设置叠层Cross-Section 208 \( S: S4 D: X# X. B
1.6 设置nets颜色 21
6 i2 {* `3 a# r4 T1.7 定义差分对 22
7 ?$ j6 E9 o1 L& H" s1.8 标识电源网络 231 C& O8 H4 R7 O' O+ P' M" S
1.9 定义电源/地环 24
1 v! Y: V0 v$ [4 X# g" x* B; T9 M& d& G1.10 设置wire bond导向线WB_GUIDE_LINE 27
. D# u" c- A% A1.11 设置wire bond 参数 300 \% u! o0 v8 m
1.12 添加金线 wirebond add 34
9 a& q# X5 C8 T9 f; R8 ?2 u; o" v1.13 编辑bonding wire 36
& h3 Q+ m; W0 \8 _+ x1.14 BGA附网络assign nets 38
4 R8 x5 O/ p, c1 X( E. A! k1.15 网络交换Pin swap 42
1 h5 D) V/ {3 N1 e* \9 @) I* Z- R1.16 创建过孔 44
- K9 C; W$ F; w4 S2 n1.17 定义设计规则 46
# R' z: c& K+ u/ r1.18 基板布线layout 49
9 q) l8 ?- ^ S1 |0 X$ k1.19 铺电源\地平面power/ground plane 511 j: L+ O/ }( P9 Z1 o
1.20 调整关键信号布线diff 53; N% ], {5 B6 ]. j+ R; B
1.21 添加Molding gate和DA fiducial mark 56
5 v+ c. }' B4 f2 ^+ k; s5 a1.22 添加电镀线plating bar 586 W1 O5 q. Y1 R5 j: w, \
1.23 添加放气孔degas void 62
" B* u8 s: W) e+ a( x X$ [: @1.24 创建阻焊开窗creating solder mask 64
2 j+ T% m0 Z0 O) i% C+ w1.25 最终检查check 67% L6 Y8 ?* v% h' m
1.26 出制造文件gerber 68
; @$ n1 c/ m! f n6 _1.27 制造文件检查gerber check 728 F- w- @& k ^9 P; ?- z1 k- }# N6 D
1.28 基板加工文件 74- @ n5 { U6 g1 C4 R1 }: G- x
1.29 封装加工文件 754 ?, @4 y$ l7 @
J; e& Y+ _6 j$ r( Z' |! W- A1 第7章 pbga assembly process 74 y& L' f; e4 T6 p9 B
1.1 Wafer Grinding(晶圆研磨) 7
) }. [7 g; D- z8 T' H- M* \6 {0 _) _1.2 Wafer Sawing(晶圆切割) 9
* J% i# E# @* F. [1.2.1 Wafer Mounting(晶圆贴片) 10
; U( l# v) t5 b e) Q1.2.2 Wafer Sawing(晶圆切割) 10: ^0 _3 v2 \# }+ e
1.2.3 UV Illumination(紫外光照射) 11: |7 l' T$ f7 `( V, j6 U
1.3 Substrate Pre-bake(基板预烘烤) 11
1 b. f! e2 \6 M( I1.4 Die Attach(芯片贴装) 12' v) B e& \* Z# W) v+ T) C
1.5 Epoxy Cure(银胶烘烤) 14
. y* l1 u7 J) n$ z1.6 Plasma Clean (电浆清洗Before WB) 14
& E: }# H7 L1 u# `( V! \( \1.7 Wire Bond(金丝球焊) 15* I& n" _( G7 i; b
1.8 Plasma Clean (电浆清洗Before Molding) 17
# g& B" s, b7 K6 [! v8 z5 a9 o1.9 Molding(塑封) 18
0 }5 G; N! ]4 n2 ` h' J$ v1.10 Post Mold Cure (塑封后烘烤) 19
1 S$ X! I$ N/ e' G( f7 ?9 `& y1.11 Marking(打印) 205 l: k- x9 c$ |
1.12 Ball Mount(置球) 226 Q |6 V; s. z
1.13 Singulation(切单) 22
+ F7 i3 z! w6 r+ ^2 Q5 i1.14 Inspection(检查) 23
# ]5 J9 z" n7 Q1 p) A0 Q3 H1.15 Testing(测试) 24
; f' ^" k/ b* q: h1.16 Packaging & Shipping(包装出货) 25
P7 A0 z! S# Z$ ^* O$ ]
2 i" C4 @. V& e) m& U; N1 第6章 SIP封装设计 8
; v3 T9 C+ }3 C/ o1.1 SIP Design 流程 9. i/ \# r3 ^& v/ N
1.2 Substrate Design Rule 11
8 L; p* G* S* o8 M0 N) A1.3 Assembly rule 14+ Q4 Q8 v- G* p
1.4 多die导入及操作 160 \9 `# p' X, b" g5 B: k
1.4.1 创建芯片 16
4 H1 g" _- ^7 }! g8 Y0 J/ Y/ ~2 M1.4.2 创建原理图 34
% z i! v, s6 Q' g2 g7 z0 Y- D& F1.4.3 设置SIP环境,封装叠层 36" Y2 H# V$ S3 f/ [. A/ T
1.4.4 导入原理图数据 42
| T0 m0 _( [7 J3 l3 Z1.4.5 分配芯片层别及封装结构 466 q8 e' z. j+ H/ Q# \- ?
1.4.6 放置各芯片具体位置 49+ T% @/ P1 `9 B- a3 l7 G
1.5 power/gnd ring 45
, |# d; ?. Y& T/ c5 W/ W3 s1 b( I1.6 Wire bond Create and edit 598 I( B& v, U- u0 Q0 S* A# D" J
1.7 Design a Differential Pair 68
: @6 G- _3 G( I2 m1.8 Power Split 73
8 A: N: C9 V1 D+ t! y1.9 Plating Bar 787 P$ S _3 i! T" B( T$ p
1.10 八层芯片叠层 83; p$ ~/ T# i# b3 \) S
1.11 Gerber file/option 83
7 i1 I {! o1 }1.12 封装加工文件输出 91
* c* e, o* M/ G# g. @# w/ f1.13 SIP加工流程及每步说明 100
5 D7 R6 T9 ~. d1 第7章 FC-PBGA联合设计 7
7 v+ l. J# F$ q! L8 T5 u6 t1.1 高PIN数FC-PBGA封装基础知识 7
$ Z. Q! U* d5 X+ |4 s& L1.1.1 高PIN数FC-PBGA封装外形 73 O4 n @& Z6 k1 N7 y; T
1.1.2 高PIN数FC-PBGA封装截面图 7
9 K G( ?; [, @1.1.3 Wafer 8
1 t; H7 ]. G8 b0 A6 D3 k1.1.4 Die/Scribe Lines 8
, P" R4 i' U1 Q( K( _) p1.1.5 MPW(Multi Project Wafer) 85 _7 r% y. R2 Y0 t
1.1.6 BUMP(芯片上的焊球) 9
( p8 V8 E7 \, a/ f6 u1.1.7 Ball(封装上的焊球) 9
+ D( A; S0 E; a. Z5 M* ~2 P) U1.1.8 RDL 10
/ N; @$ J& e; r' J( z7 ]1.1.9 SMD VS NSMD 11
) ?7 @, t; ]. c; w# l1.1.10 FlipChip到PCB的链路 12, x; P3 z& z" D" Y, a n
1.2 封装选型 12
; q' {( X' c Q& W2 T1.2.1 封装选型涉及因素 12
4 h6 V! {) H% V* B6 ~: m1.3 CO-Design 14
8 h m. z% B5 f1 @1.4 Vendor推荐co-design的流程 14
% x8 [2 B$ i8 F7 z$ k: W1.4.1 Cadence的CO-design示意图 15
% U+ a% p7 r- r+ t; H$ ^2 `+ N2 t1.5 实际工程设计中的Co-Design流程 16
: V" B! b! N1 k1.5.1 Floorplan阶段 18) S n( D0 z3 ]# u0 d, [* M1 B2 @
1.6 FLIPCHIP设计例子 29
% R0 [; Y8 D4 H1 |. [1.6.1 材料设置 29
+ i: c$ V! ?- t4 p% K4 h' ~1.6.2 Pad_Via定义: 32# R8 v4 p$ u; H, m3 g0 E X
1.6.3 Die 输入文件介绍 34. f! P D9 l; `5 S
1.7 Die与BGA的生成处理 340 S3 {# _( p# \& U
1.7.1 Die的导入与生成 34" Y2 y- X1 @$ }- Y A
1.7.2 BGA生成及修改 38
2 \6 z; i2 S8 w; B9 h; |1.7.3 BGA焊球网络分配 44, @2 w* E* ^! z( F5 z ^3 ^1 m
1.7.4 通过EXCEL表格进行的PINMAP 470 n3 D* k' n( a5 u
1.7.5 BGA中部分PIN网络整体右移四列例子 48+ |2 `3 T5 g* e; r
1.7.6 规则定义 514 a) K9 g7 m3 S. p
1.7.7 差分线自动生成方法2 58* |- r' U' y. D
1.7.8 基板Layout 58: S- o9 e7 u w6 w8 G
1.8 光绘输出 64
& F' [- A1 A; C7 ]1 第8章 封装链路无源测试 5
; h5 _) Z* u4 b9 U9 `! r; Q) l1.1 基板链路测试 5. z6 r8 X c8 x# E$ S
1.2 测量仪器 57 h- \2 M8 `0 f
1.3 测量例子 5
d* X) R; c: S* H8 g- u1.4 没有SMA头的测试 7
3 M" z# y# X* p3 n1 第9章 封装设计自开发辅助工具 5
4 g$ v8 M/ \/ D, y" d1.1 软件免责声明 57 {- M/ G3 d8 n2 _( r3 m
1.2 Excel 表格PINMAP转入APD 6
7 k. t# I) Q/ q$ P1.2.1 程序说明 6
; J3 N7 g5 f/ L6 x* c& r; G1.2.2 软件操作 7" x( |& |2 e% E9 [# z
1.2.3 问题与解决 13& G4 d. h+ b# `5 }
1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 14
( p3 p1 Y3 o& z' j" K7 |; ~1.3.1 程序说明 14: z( h" i1 V h( Z& z
1.3.2 软件操作 14
& A1 P5 R8 f C! ~1.3.3 问题与解决 18
7 X& Y m3 m& L, x \! \, {' k' {1.4 把PIN NET格式的文件转为的Excel PINMAP形式 185 N' G; g: s5 a% F
1.4.1 程序说明 18$ h) k5 {- L8 g( o9 y( ]1 U7 c
1.4.2 软件操作 19
( j+ O& e( e8 s; ^: l1.4.3 问题与解决 20
7 L* v0 {5 S# f: l |
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