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1 第1章 常用封装简介 6
7 j# }- `- }* l) S0 V* u1.1 封装 6
4 U; J# X. L( W3 d7 V$ h P1.2 封装级别的定义 6* {2 y- I' _8 A9 j3 r9 F: b: e: C
1.3 封装的发展趋势简介 6
- t2 j9 |7 s' n2 _6 |& b3 R1.4 常见封装类型介绍 93 s% ^1 q/ m. S2 ?- R5 H1 Z
1.4.1 TO (Transistor Outline) 9. q! [+ [4 B; }
1.4.2 DIP (Dual In line Package) 9) W7 M7 x/ l2 P. ]- N
1.4.3 SOP(Small Out-Line Package)/ SOJ( Small Out-Line J-Lead Package) 10: E4 Q7 O4 j/ Q5 k
1.4.4 PLCC (Plastic Leaded Chip Carrier) 118 t' ~" {+ @+ s# f
1.4.5 QFP(Quad Flat Package) 11& X0 X8 s* t7 \: @
1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 16, P1 h0 z( i. S6 O9 a+ X# I
1.4.7 Lead Frame进化图 17% C+ V5 _! m. r. h
1.4.8 PGA(Pin Grid Array Package) 176 L& W' B2 k: u# U' i6 Y1 h
1.4.9 LGA (LAND GRID ARRAY) 18
# }& K5 W }7 D/ i* p) I1.4.10 BGA(Ball Grid Array Package) 18
4 u4 _4 _4 }3 O8 Y7 R1.4.11 T BGA (Tape Ball Grid Array Package) 19
% f; K/ {% Y0 u5 D* A/ d8 Q: `1.4.12 PBGA (Plastic Ball Grid Array Package) 20
j6 T) Z& y' l; Q1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21( Q& y& r* u7 Z0 _
1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22
9 ^9 s8 P3 w; l6 q; P1.4.15 WLCSP(Wafer-Level Chip Scale Packaging Technology) 23
1 L E: [ f+ H* w: e E* Q1.4.16 MCM(Multi-Chip Module) 25# ]3 t/ V2 r0 C
1.4.17 SIP(System In Package) 26# S% z7 `% o H' g
1.4.18 SOC 27
$ O# {+ m [2 E4 i1 P7 g4 g% B1.4.19 PIP(Package In Package) 30 T2 x! `& ?- J r6 T
1.4.20 POP(Package On Package) 300 L6 \6 R+ q& J) f" _
1.4.21 TSV (Through Silicon Via) 32& j! W2 M0 s+ I2 O+ x( @3 |& {/ |; X
1.5 封装介绍总结: 341 g. \3 \' f0 J$ D7 z9 D
1 第2章Wirebond介绍 5! Y2 G! p" {3 ]) _) t* ?0 Y! _; {
1.1 Wire bond 特点(成熟,工艺,价格) 5# M c' [. H5 u4 a
1.2 Wribond的操作过程(每步骤有图) 8
$ f" x5 d/ W; q# [ I1.3 哪些封装适合于使用Wire bonding工艺 12. D9 W4 P1 J. |$ u
1.4 Wire bonder机器介绍 14( ?; }6 v6 A: `" @# Z
1 第3章 LEAD FRAME QFP封装设计 6- D" B* S6 R/ {( j
1.1 QFP Lead Frame介绍 6
# `4 R2 k4 N( C4 N; Z& [- m4 Y1.2 Lead frame 材料介绍 82 C, w8 @. Y5 h! L0 ?% N( k
1.3 Lead frame design rule 8
9 k8 {+ e, Y4 L1 d- T1.4 QFP Lead Frame 设计方法 10% T+ s, y8 ]! ]
1.5 Wire Bonding设计过程(以autocad为例) 17
v8 l+ Q6 [. Z! z1.6 Lead frame Molding过程 222 G+ T/ C5 J8 y3 j
1.7 QFP Punch成型 (整块没Punch lead frame的图) 24- h7 t/ w; t- M: w! v3 k9 @; y8 s
1.8 常用Molding材料的一些介绍 26
- B, _& ]0 \6 X/ u1.9 QFP lead frame生产加工流程 289 V, Z$ |# O; N# Q$ V$ R
( i1 D, Y/ q% y/ r- B0 ]% E第4章 PBGA封装设计 7
& \2 z8 ^$ U9 J; ^& A3 Z1 WB_PBGA 设计过程 7
: Z: E; }/ R- w6 M7 H1.1 新建.mcm设计文件 7
6 K. ^9 J4 G. g1.2 导入芯片文件 8
6 z0 p# K) D$ E. }/ Q' {8 V1 \1.3 生成BGA的footprint 136 g: C" ~4 p! r. P6 ?& P! ?6 D8 Q
1.4 编辑BGA的footprint 17
" P3 h1 {. d {1.5 设置叠层Cross-Section 20& c" i, S; K, S; l
1.6 设置nets颜色 21
7 T+ _, d0 Z( V5 L1.7 定义差分对 22: }8 W, l0 D' E" l: `9 T. @! p
1.8 标识电源网络 23
6 h3 K; |1 v) u. W( ]0 |/ e" |1.9 定义电源/地环 24. B- l# d- p+ E* M1 M, q7 a
1.10 设置wire bond导向线WB_GUIDE_LINE 27: G; N( ~# x D1 X
1.11 设置wire bond 参数 30
. {7 X8 k; _! p+ X3 i2 `9 Y! p1 A1.12 添加金线 wirebond add 34
' E# f7 }$ [/ ^& M1.13 编辑bonding wire 36/ [- J# c$ |3 g D
1.14 BGA附网络assign nets 38% y" h5 u# J! o' X- l' k" P- [5 d6 b9 p
1.15 网络交换Pin swap 42
1 I! x$ G" [; _8 C5 m) y) p1.16 创建过孔 44
9 Q$ s3 _# u1 D5 e8 c7 |1.17 定义设计规则 461 x, f, w, j% a. O& y
1.18 基板布线layout 49
5 |# D1 O: H2 m7 m1 S1.19 铺电源\地平面power/ground plane 51
9 z; [& z! t, W6 k. `3 `$ }/ W% x1.20 调整关键信号布线diff 53, ?6 s, Y% \: _
1.21 添加Molding gate和DA fiducial mark 56" ], L7 v4 l h7 p" B+ ?9 L
1.22 添加电镀线plating bar 58
( b. w0 w: N) o0 s4 V1.23 添加放气孔degas void 62
3 X X/ N) h3 }$ E/ |0 X! j" e1.24 创建阻焊开窗creating solder mask 64, X: d0 ?0 A# a( `& M2 S8 ?1 o: n: y
1.25 最终检查check 67 \; H- T5 k- M1 m% _0 O0 n
1.26 出制造文件gerber 682 N7 {- i: t2 Y' `" j2 {
1.27 制造文件检查gerber check 72
/ d/ f H8 ~$ {1.28 基板加工文件 74
- k3 D4 y- P1 G6 S' N# [* G1.29 封装加工文件 75
+ A l& `3 y* M, X
9 _2 T' S3 B% V8 W$ H. m1 第7章 pbga assembly process 7
% I# q% J" ^* x/ j% V+ R1.1 Wafer Grinding(晶圆研磨) 7 e1 a0 Q. x8 ?" |5 f5 H( g
1.2 Wafer Sawing(晶圆切割) 97 V, B* _" {0 ^; |' ^7 Z3 Z
1.2.1 Wafer Mounting(晶圆贴片) 10
# r' b! D" O n; e4 j2 E: U( [1.2.2 Wafer Sawing(晶圆切割) 104 h9 w/ i( v3 [& ]5 ~ Z/ l8 Y
1.2.3 UV Illumination(紫外光照射) 11
- G+ B; h x+ c1.3 Substrate Pre-bake(基板预烘烤) 11
& ^& U! ]% H; Y4 S1.4 Die Attach(芯片贴装) 12
2 `8 l& P- ?" [. g; G1.5 Epoxy Cure(银胶烘烤) 14
6 h# D) j q- A2 `$ J0 m" G+ k1.6 Plasma Clean (电浆清洗Before WB) 14
' H! i% Y# L* ^9 z2 u0 L6 P& R1.7 Wire Bond(金丝球焊) 155 G: ^2 B' \1 u
1.8 Plasma Clean (电浆清洗Before Molding) 17
: @) q2 S7 _6 F( l" Z/ \9 v1.9 Molding(塑封) 18
. u; I- ]5 Z( I/ ~6 x* T1.10 Post Mold Cure (塑封后烘烤) 195 s6 g( _( L* g* O' H
1.11 Marking(打印) 20" C; V7 S# m, K z3 w3 T @. b
1.12 Ball Mount(置球) 22$ v% p. ^! X0 w! c9 }
1.13 Singulation(切单) 22
8 o/ h" u p% T- M+ ]1.14 Inspection(检查) 237 Z2 H3 J/ X! L3 P. q
1.15 Testing(测试) 24
1 j/ B# n* q3 R4 I0 @' v: j1.16 Packaging & Shipping(包装出货) 25
/ H+ @" S$ M' W( D3 E9 s7 @5 k S9 s" M
1 第6章 SIP封装设计 8
: K/ o( | C. D1 X3 f) }" G1.1 SIP Design 流程 99 q5 |' d) ~& q h2 n/ t7 `
1.2 Substrate Design Rule 11
( a. L2 w( L! A% f0 z! M @3 V2 |1.3 Assembly rule 14, O2 {7 |6 H3 ^% K) t3 [' |' ]
1.4 多die导入及操作 166 _9 Z' U' A- l- K$ o7 k$ y0 t, a
1.4.1 创建芯片 16; k5 w6 `( ]2 a, ~0 J. W+ I
1.4.2 创建原理图 34$ g8 s$ V! C5 `! a% g
1.4.3 设置SIP环境,封装叠层 36
' ?& o7 D* I, h. A) e) S, A# a1 z2 l1.4.4 导入原理图数据 42
3 k# Q: s$ Q; ]# d- s/ A' B! ]1.4.5 分配芯片层别及封装结构 46
9 Q2 B5 _/ y! N3 H1.4.6 放置各芯片具体位置 49
* T. K0 e$ D% A2 T1.5 power/gnd ring 452 X& ]6 q) n7 {9 b# D/ R# o: O- G
1.6 Wire bond Create and edit 59
2 b- ?4 ?( o' ?; t) s. N6 J9 O, M1.7 Design a Differential Pair 68
# v$ b; I/ P, w8 W. @8 G1.8 Power Split 73$ \/ K, L0 H. u; ]4 ]' v) a4 r( b
1.9 Plating Bar 78: K5 U* |2 J8 f
1.10 八层芯片叠层 83
0 t2 F% W1 D5 D2 v1 v0 O: \) f1.11 Gerber file/option 83" k _0 r6 |1 [
1.12 封装加工文件输出 919 J5 q- |- r0 `% N5 u) V
1.13 SIP加工流程及每步说明 100
7 ~: H' w# J; O# U0 A9 U1 第7章 FC-PBGA联合设计 7
3 Y0 q( M$ ?6 j& x& U1.1 高PIN数FC-PBGA封装基础知识 7
* P9 y1 g& n5 l2 C1.1.1 高PIN数FC-PBGA封装外形 7
1 ~3 m2 a- E# b p; r1.1.2 高PIN数FC-PBGA封装截面图 7
1 h4 P+ ~) N x+ c1.1.3 Wafer 8
; A& Z- S7 x: m7 E# b5 G: ]% ^1 \8 G1.1.4 Die/Scribe Lines 8
* N+ h* R0 t8 D* Z7 }1.1.5 MPW(Multi Project Wafer) 85 |) C; O0 o, v \. c
1.1.6 BUMP(芯片上的焊球) 9' I6 I5 A: a6 V+ J* i
1.1.7 Ball(封装上的焊球) 9
5 `9 M' D4 h ~& k& g4 M1.1.8 RDL 10
8 k' A6 d0 v6 ~1.1.9 SMD VS NSMD 11
; G P- u* J/ m4 N K G1.1.10 FlipChip到PCB的链路 129 }* J* Z; X x p6 A
1.2 封装选型 12
% A1 _/ D2 i! R; `2 S! T: w8 E1.2.1 封装选型涉及因素 12
. C! Y7 y* j' f i8 Y- V+ p+ a1.3 CO-Design 14
9 N* O% | s- Q& c# X* F) Z1.4 Vendor推荐co-design的流程 14
3 n2 f/ x" j, O8 ^1.4.1 Cadence的CO-design示意图 15
* g, }# z9 d& p. t( n1.5 实际工程设计中的Co-Design流程 162 \- w5 d3 ?3 w; p/ }' t
1.5.1 Floorplan阶段 18
t A. w6 p0 J' _6 I1.6 FLIPCHIP设计例子 29
Z; j* L& Z \$ N1.6.1 材料设置 29
! {0 {) K, R0 A% s5 N1.6.2 Pad_Via定义: 32& `& G/ g8 V6 {. v1 l9 W
1.6.3 Die 输入文件介绍 34
& \9 E- C8 O: Q" ~/ ?1.7 Die与BGA的生成处理 34+ ` Q) } E7 j% d2 i
1.7.1 Die的导入与生成 34
& g& K5 V% X+ v$ g1.7.2 BGA生成及修改 38) k2 P; n3 X3 [) j9 s' V2 z9 Q8 I
1.7.3 BGA焊球网络分配 44
( w6 A- v6 R h& W1.7.4 通过EXCEL表格进行的PINMAP 47
& ]9 B; m8 [1 E1.7.5 BGA中部分PIN网络整体右移四列例子 48" d; r" E9 m' I: g) c; |$ S
1.7.6 规则定义 51' B. \+ k- @7 T) k4 M
1.7.7 差分线自动生成方法2 58
2 J' ^0 G6 i5 v8 G- Z1.7.8 基板Layout 58( q5 Q1 h" `) H; |6 Z( ^
1.8 光绘输出 64+ s. O3 j* O. N. _' v3 O
1 第8章 封装链路无源测试 5% ^6 ] J; v8 R
1.1 基板链路测试 5
/ ]# [# G( Y# u/ B" b# h- w# J# H/ H1.2 测量仪器 5
, `3 ~& G8 F: Z- H3 h, _1.3 测量例子 5
% X/ X% q( }4 v7 o% C1.4 没有SMA头的测试 7% g4 {! I i* T0 @: I' h
1 第9章 封装设计自开发辅助工具 5* J) m0 k. U$ n6 L
1.1 软件免责声明 5
2 d2 R4 F3 {8 ^1.2 Excel 表格PINMAP转入APD 6
. s7 V# c# M9 B; d1.2.1 程序说明 6/ Z4 ^: _8 f8 J* d W L+ q6 ]
1.2.2 软件操作 7+ Q/ ]. t. `6 w& o( }, _3 H
1.2.3 问题与解决 13
& @( ~5 S% C1 ? D7 w1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 14
0 v3 n. u4 B- p- e0 T1.3.1 程序说明 14" t9 e9 S1 J; w! A
1.3.2 软件操作 140 N8 u% V4 C& J/ d0 D' F3 y
1.3.3 问题与解决 18% k6 Z" f. a) F$ p! r \
1.4 把PIN NET格式的文件转为的Excel PINMAP形式 18
4 O( l6 N9 ?- a1.4.1 程序说明 18% E- g X% Z0 D
1.4.2 软件操作 19/ J; S: X9 u6 H1 G& Q6 F5 X/ L% Y1 Q H
1.4.3 问题与解决 20
9 V: V4 M+ z- b0 `5 @ |
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