把VIA放在pin下面，就会报错

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为什么我把VIA放在pin下面，就会报错呢？怎么解决啊？
! u' K/ k6 k8 m  z$ b, a2 G" i
VIA上的Pin比较大

! g# W1 M: Z# y: r% W[ 本帖最后由 51video 于 2008-7-23 17:05 编辑 ]

deargds

先查一下DRC的属性。看是哪个CONSTRAINT的问题。有使用盲孔吗？

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没有使用盲孔啊

[ 本帖最后由 51video 于 2008-7-23 21:20 编辑 ]

轩辕浪

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还是不行噢！
; `9 J  Y) }, I5 B+ F+ p7 A) A3 e
LISTING: 1 element(s)
           < DRC ERROR >           
  Class:           DRC ERROR CLASS
$ m5 R5 ]1 p( u$ W6 p  Subclass:        TOP
  Origin xy:       (1550.00 1450.00)
  Constraint:      Pad/Pad Direct Connect
9 Y& X  P8 a8 M5 @; W  Constraint Set:  DEFAULT
9 P$ f6 M' n. [  Constraint Type: PHYSICAL CONSTRAINTS
; ~% B/ o  `& J  u# T, h  Constraint value: NOT_ALLOWED
  Actual value:     VIAS_PINS_ONLY
/ y3 q* p8 D% |; S* M0 ]  - - - - - - - - - - - - - - - - - - - -
- k% t5 x  E1 A1 n$ _% p  H& J  Element type:    SYMBOL PIN
' J- ?) P* }# T& ?- A  F  Class:           PIN
% V4 P3 J  Q1 i3 @' |  PIN:          U15.49
! e( G7 v0 r6 p1 j, R+ Y  pinuse:       GROUND
" C5 u* Y" M$ \+ l3 p! f  location-xy:  (1578.90 1460.78)
  part of net name:  GND

  - - - - - - - - - - - - - - - - - - - -
* r1 B- `0 c, S2 `- X# F) x: \$ G" V$ \  Element type:    VIA
  Class:           VIA CLASS
  origin-xy:    (1550.00 1450.00)
  part of net name:  GND
  Connected lines:    1 ( BOTTOM )
  Connected pins:     1
# N9 x5 T+ H: i: l9 ~, m& Q  Connected shapes:   2 ( GND02 GND06 )
1 [; ?9 y9 G& ^2 }" n  padstack name:   VIA10-GEN
  padstack defined from TOP to BOTTOM
  rotation:  0.000  degrees
) Q7 ]$ A+ f/ g1 \# r. R  via is not mirrored
1 @3 z4 J0 x7 D/ I8 R; R' d# _  - - - - - - - - - - - - - - - - - - - -

dingtianlidi

" N  `8 C* M$ T+ o看是不是这里的问题
把Same net drc这个选项选取择off
试试

ade-0902

原帖由 dingtianlidi 于 2008-7-24 11:57 发表
9635
/ Y. A* n" \. ^看是不是这里的问题
把Same net drc这个选项选取择off
/ g. s' X+ N" s7 F4 X) t试试

' P( h: @! j! f- R有點懷疑你的權威啊﹐
8 P2 C$ S4 L7 ^+ _/ c$ e解決此問題﹕  1.首先看drc報告﹕
Constraint:      Pad/Pad Direct Connect
" T7 B- u$ T/ s4 }* h- \Constraint Set:   DEFAULT
Constraint Type: PHYSICAL CONSTRAINTS      
由此三項我們就應該知道你放的VIA在PIN上違背了physical line/via rule中 DEFAULT中的Pad/Pad Direct Connect 的規則.也就是如果要在pin 上放via的話﹐需修改與此相關的規則。
2.再看出
! K5 e( ^, ^/ F% d6 C  Constraint value: NOT_ALLOWED
  Actual value:     VIAS_PINS_ONLY
' {; ^; \8 O% H" T就應該知道是規則里Pad/Pad Direct Connect設置為了NOT_ALLOWED﹐而你卻要在pin上放via,所以應該把此項NOT_ALLOWED改為pin/via allowed或all allowed
; b; a+ j5 z/ v8 A; w7 {. r


+ ?0 H  A( a8 t* B3 [& J$ h補充一點﹕希望各位以此來學會看report
" u+ j/ [+ r7 {8 z; E; Z
6 y3 J; M! d/ f( r* a1 f. X5 L" M[ 本帖最后由 ade-0902 于 2008-7-24 14:02 编辑 ]

51video

楼上正解，希望各位会看、看好report

adwordslai

如果是同一颗零件上的可以不管它，很多时候drc是没办法完全消除的

ade-0902

對于樓上的說法﹐不敢苟同!
+ M$ g* ]$ _% c" n9 n& g- o) PDRC錯誤﹐就是你在layout時做了違背規則（當然由你設定﹐或默認--(但可修改））﹐只要你去修改﹐相信drc一定可消除﹗
. m- N. Y2 w: ?. E" |4 r當然﹐為了省時省力有些DRC就不必管它------因為自己的板子知道那些DRC根本就不必管﹕如壘放在一起但只有用其中一個的兩元件
（一大一小﹐功能相同）會報元件太近的drc。但此錯誤應該知道﹐但沒必要去消除此drc.

zfqyww

楼住说的是散热盘,当然会报错,不要理会!

caobolxq

不错   谢谢楼主