关于DDR3地址线等长设置问题求教

liuxiang5119

3 O+ n% _. t6 ]7 n. b/ }1 N2 W/ I最近在学allegro，参考飞思卡尔官方电路板，对地址线等长有以下问题希望大伙给个结论：
: ?  o6 E3 j0 S( m0 {( X) `" l问题描述如下：
9 G  _! O3 E+ ^1、地址线是走的T型走线，如下图所示，截图截了一半，主分支出来两个T分支，最后四个小分支到DDR，暂且这样叫这几段线吧。

+ y  L6 ~# t6 U$ I* c* O2、然后按照我自己想法设置等长约束，应该是四个小分支内部等长，两个T分支组内等长，然后U1到各DDR片子组内等长，也就是需要设置三类分组等长，但是官方板子的CM里边我只看到两组，截图如下：

49那个是T分支等长，长度在305mil，但是没找到后边那个等长约束，但是实际板子走线是有做等长的，在这里不是很理解这个约束是怎么实现的。
: ^, S- i$ r2 l8 i  N
; D" a& n; ?# C) f+ H1 N* y附件是官方板子的PCB   LAY-27392_C.rar (4.47 MB, 下载次数: 178)

2015-9-11 10:11 上传

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liuxiang5119

49那个分组应该是50，他里边少了一根线

流光、溯雪

ddr3为什么走T型结构？不是菊花链嘛？

liuxiang5119

流光、溯雪 发表于 2015-9-11 14:51
6 A8 H. }' H7 B9 @( F" ~ddr3为什么走T型结构？不是菊花链嘛？

没人规定ddr3必须走菊花链  另外这个板子是官方出的板子
3 w1 y( K0 s  C# ^4 D

q270350800

一般消费电子都是官方推出来  肯定是经过验正OK的  走什么型式的拓扑 随芯片而异

流光、溯雪

liuxiang5119 发表于 2015-9-11 17:03
没人规定ddr3必须走菊花链  另外这个板子是官方出的板子

好吧，还以为是必须走链式结构呢。

esyintao

不知道为什么这样设置，估计是不是软件版本，导致约束信息变化，T形等长设置没问题，但没有跟u1约束信息和clk0的约束，但好像又是做了等长的，但误差比较大

liuxiang5119

esyintao 发表于 2015-9-12 14:36
- f( R& N0 f3 _9 p6 I8 _( e  C6 Z不知道为什么这样设置，估计是不是软件版本，导致约束信息变化，T形等长设置没问题，但没有跟u1约束信息和c ...

所以现在很纠结，按理说官方板子应该是验证OK的，但是约束规则里边确认没有   
& T1 Y/ g" j4 Z  w( |# s官方原版是16.3的版本，我是用16.6打开的，感觉版本引起错误可能性不是太大
0 J4 C/ v$ q( g

johnson7911

学习了
& x1 N! l; j$ g& K5 b

我要好好学习

学习 学习

江南电子

跟我想的一模一样，也是碰到这个问题。还有一个我觉得4个分支不应该也是要组内等长吗，实际上他也等长了，只是没看到约束规则，楼主解决了吗？

star929

看看