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1 第1章 常用封装简介 6
' K9 y8 {* O( I& z% \1.1 封装 6
* L5 h3 a8 _( v4 R5 Q |1.2 封装级别的定义 6
6 n/ ^- n! f1 M% s; p& c) T3 U1.3 封装的发展趋势简介 6
- s. c, H! n- n( M, |- o4 U1.4 常见封装类型介绍 9
, ~2 p$ R' l- h" q! K1.4.1 TO (Transistor Outline) 9% B7 c# C! m, F, N7 Q
1.4.2 DIP (Dual In line Package) 9
8 T9 X& @# i! R$ V/ D6 T9 Y1.4.3 SOP(Small Out-Line Package)/ SOJ( Small Out-Line J-Lead Package) 10; L- z- I/ }4 k0 u
1.4.4 PLCC (Plastic Leaded Chip Carrier) 116 g/ \4 N7 `8 \# g( `
1.4.5 QFP(Quad Flat Package) 11
. B4 d9 J5 e. \* B. k/ j1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 16
/ r/ K& a2 A0 x% ~5 ?1 U1.4.7 Lead Frame进化图 17- y3 Y6 y; t' Q; H: ^9 g9 a
1.4.8 PGA(Pin Grid Array Package) 17
( `* j5 h: r' z, k, {' }- U1.4.9 LGA (LAND GRID ARRAY) 18/ B8 _8 N: U8 J9 R W1 }
1.4.10 BGA(Ball Grid Array Package) 18# f5 f4 e) V- T1 D' l4 N
1.4.11 T BGA (Tape Ball Grid Array Package) 19
- |; U9 R ]3 G( B; {1 R1.4.12 PBGA (Plastic Ball Grid Array Package) 20/ ?; ]8 i- A3 R
1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21
7 [) F" m, [ c- Y9 I) B2 |) L1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22
/ Y6 T I' ?0 P' J6 R' G5 b5 P1.4.15 WLCSP(Wafer-Level Chip Scale Packaging Technology) 23
. ?% v! ?5 P* D; C6 {' h! E9 T. r1.4.16 MCM(Multi-Chip Module) 25
$ \5 C1 J) K& }' ?( U3 e4 M1.4.17 SIP(System In Package) 26# a4 ~8 ^! \/ V! ]( g" z
1.4.18 SOC 27
N. i6 Z8 y% R, @% [8 r* ?7 U& z1.4.19 PIP(Package In Package) 30* V! ]" a, N) y2 |0 ?4 O
1.4.20 POP(Package On Package) 30
: G/ s3 X" J0 _) l1.4.21 TSV (Through Silicon Via) 32
( o$ W0 ~- |2 I8 `1 L1.5 封装介绍总结: 34
* {$ Y6 v8 b1 A1 E2 X8 f3 s# k) @1 第2章Wirebond介绍 5
! {$ R& D: I/ r3 |1.1 Wire bond 特点(成熟,工艺,价格) 5
: W* ]7 J- v6 D& s! |* l7 G1.2 Wribond的操作过程(每步骤有图) 8
" K1 q* P$ y4 L# q& p1.3 哪些封装适合于使用Wire bonding工艺 12
6 v5 y2 z4 I, [# s1.4 Wire bonder机器介绍 14' P/ g5 k& x/ l; r! |( b& z
1 第3章 LEAD FRAME QFP封装设计 6" J/ D9 r; `9 i. R$ Q; d# E5 i2 U
1.1 QFP Lead Frame介绍 6: U A! Y# @, z& u- P
1.2 Lead frame 材料介绍 8' V. G3 n9 Z8 o" z
1.3 Lead frame design rule 8( m! `' D$ R8 G" ~, a' s
1.4 QFP Lead Frame 设计方法 108 _; N. m7 J3 T$ @
1.5 Wire Bonding设计过程(以autocad为例) 171 ^" o7 Z& |% ]) I' b" O, E
1.6 Lead frame Molding过程 222 p2 C; q5 K" u3 Q9 V: |
1.7 QFP Punch成型 (整块没Punch lead frame的图) 24: l2 J6 t8 T1 Y1 W" h7 y
1.8 常用Molding材料的一些介绍 26 x3 H9 }8 R0 [: H/ H4 _' V
1.9 QFP lead frame生产加工流程 28
8 l V3 |; x9 U+ Z0 t" [, c2 s/ G
- t5 J/ r1 w q% ~& o9 s+ L8 n" ]第4章 PBGA封装设计 7
: e( Q* y3 e* N1 WB_PBGA 设计过程 79 s9 I! d, ^4 g5 R6 S
1.1 新建.mcm设计文件 7
9 F( X- ~! G# o. ^7 n1.2 导入芯片文件 8
* H& V3 V ]& ?7 u1.3 生成BGA的footprint 13
+ E+ x0 z! P3 G. i: m2 P+ C! H1.4 编辑BGA的footprint 17/ w/ [0 a) Y* t7 H; C; g: M
1.5 设置叠层Cross-Section 20
' n, @- ~0 J. J w& G1.6 设置nets颜色 21
# @1 f( I2 c K1 i7 e1.7 定义差分对 223 Z+ Y& [0 @$ `7 K0 V; x" _
1.8 标识电源网络 23" C2 P. z) e: N6 a
1.9 定义电源/地环 245 A0 W+ e* V2 z3 o- g
1.10 设置wire bond导向线WB_GUIDE_LINE 27
) Z# O2 ^# m% O9 n% C: z6 s. S4 ]1.11 设置wire bond 参数 30" |& S' S0 V3 p0 R: @5 |$ d
1.12 添加金线 wirebond add 342 _7 |1 n G6 ~3 R
1.13 编辑bonding wire 36: t T# |: o7 S" J+ {& x) [- v
1.14 BGA附网络assign nets 38
5 y" R4 B* _' u4 X5 ^# X1.15 网络交换Pin swap 42
7 Z. o3 A1 g3 M' ]1.16 创建过孔 44
1 W3 |2 E1 t5 v% C9 B1.17 定义设计规则 46 U; ~% v8 m: w0 f
1.18 基板布线layout 496 v: J& a4 v/ s
1.19 铺电源\地平面power/ground plane 51 c9 O% z' S4 `, _ w( r
1.20 调整关键信号布线diff 53
, k; N- v2 S/ c; K8 {- t1.21 添加Molding gate和DA fiducial mark 56
# c% {8 k" M6 _* D& M' k# x7 P3 z1.22 添加电镀线plating bar 586 `) l$ c: w4 W7 z# }, j
1.23 添加放气孔degas void 62
7 r& p6 i; f8 T) ^" w$ B1.24 创建阻焊开窗creating solder mask 64; {0 w4 q; I" d# g" P
1.25 最终检查check 67
+ ^: d7 K4 X+ w4 Q1.26 出制造文件gerber 688 V- T- O6 f9 _& X9 @* P1 L
1.27 制造文件检查gerber check 72
3 M% m _# z# {" U0 g5 T1.28 基板加工文件 746 e/ a* O/ p5 w& t
1.29 封装加工文件 75; O! Z1 |# c2 J* I6 O
2 E( Y; C3 b4 K: D1 I: p+ p4 U
1 第7章 pbga assembly process 75 y) P% P7 ]: ^2 o& w
1.1 Wafer Grinding(晶圆研磨) 7" r9 F' ?. H L% W
1.2 Wafer Sawing(晶圆切割) 9: x' o( N/ ~ S. V- i- N5 j4 u; G
1.2.1 Wafer Mounting(晶圆贴片) 10
4 i8 g7 r$ w n3 U* _6 \7 Q W1.2.2 Wafer Sawing(晶圆切割) 10
: M- v& w X- s7 H9 w1.2.3 UV Illumination(紫外光照射) 110 w* q P( B7 N# ?
1.3 Substrate Pre-bake(基板预烘烤) 11& i5 w6 k4 U6 y* C. c
1.4 Die Attach(芯片贴装) 12, U# W5 A1 F" ^+ i
1.5 Epoxy Cure(银胶烘烤) 14) q9 h: W8 V( J% ]5 [
1.6 Plasma Clean (电浆清洗Before WB) 14
$ a( l" R) S, k- h7 B6 S9 S1.7 Wire Bond(金丝球焊) 156 v3 N0 r- H$ S) w4 Z4 ?
1.8 Plasma Clean (电浆清洗Before Molding) 17
$ v3 {. G! b. H6 x- E1.9 Molding(塑封) 18
3 }- j: v [8 O W1.10 Post Mold Cure (塑封后烘烤) 195 n7 a, j- m, m- [ g' e9 I
1.11 Marking(打印) 20$ ^' y. T, k# B7 N4 ~+ o- `4 P4 L
1.12 Ball Mount(置球) 224 T; ?3 I$ [5 ^$ g
1.13 Singulation(切单) 22
x) y8 G, E1 [6 G' H0 V& l A1.14 Inspection(检查) 237 l0 p* Z; c {# d
1.15 Testing(测试) 24+ y j" G0 \, U* ~
1.16 Packaging & Shipping(包装出货) 25) d9 Q. L9 {( N2 E# W- y0 `
( f0 |" ?4 A7 O
1 第6章 SIP封装设计 87 {% ^; d/ H9 r( s# P
1.1 SIP Design 流程 9
5 L- K3 v2 O" p6 I6 ]' X1 E1.2 Substrate Design Rule 111 I2 |5 M5 T8 R Q" V9 u; D
1.3 Assembly rule 14
* ?- g1 ]6 w! [. J. I: Q1.4 多die导入及操作 169 E9 P8 p8 X" J) n$ z8 I
1.4.1 创建芯片 16
- R" P. h. [- K9 v6 h& V% n1.4.2 创建原理图 34
. C, t- t; O/ ]3 ~$ T/ |0 N. t# N1.4.3 设置SIP环境,封装叠层 36# e/ i: L/ j6 H% H8 w* E; L1 q
1.4.4 导入原理图数据 42+ B) f" p. {% h
1.4.5 分配芯片层别及封装结构 46: ^" d" {6 G( [% J% ~
1.4.6 放置各芯片具体位置 495 a4 I# n6 Y0 k) E1 s" b o3 D
1.5 power/gnd ring 457 I; r6 t+ o2 X5 X7 R4 F3 y! e6 b
1.6 Wire bond Create and edit 59/ d h8 T) u/ J( X* {
1.7 Design a Differential Pair 68/ V/ T% d( Q. ?2 w$ Y
1.8 Power Split 73
( J8 c( ~! G. p, F0 C# j1.9 Plating Bar 78$ a t+ m9 x. k4 ?0 K
1.10 八层芯片叠层 839 r" Z, ~' Y4 k
1.11 Gerber file/option 83
2 c. C1 m# J$ K/ @4 K0 E1 ~: j1.12 封装加工文件输出 91
6 R: l( D7 X7 D/ @ Q1.13 SIP加工流程及每步说明 100
# P- a; Y! x& ?& \" Z3 \1 第7章 FC-PBGA联合设计 7
% g4 n( p2 v) V1 t7 s: ~! D1.1 高PIN数FC-PBGA封装基础知识 7
, H# X: R( Y9 z! Q) |& S1.1.1 高PIN数FC-PBGA封装外形 7
. V1 W' w, [3 n- Q$ r) D1.1.2 高PIN数FC-PBGA封装截面图 7
% _8 [$ }' s2 Z9 A1.1.3 Wafer 8
$ P5 [+ E2 R+ Z: ` b1.1.4 Die/Scribe Lines 8
' G$ Y; U. t, ^( L; s6 A1.1.5 MPW(Multi Project Wafer) 8
0 b6 |: e u' t8 q0 N. X( @: C1.1.6 BUMP(芯片上的焊球) 9
5 `6 R$ E2 i+ Y# n, q2 P1.1.7 Ball(封装上的焊球) 9
; L1 Z4 T$ u" m8 p/ o! D1.1.8 RDL 10
Q# P3 h/ ^1 s; |& H0 \1.1.9 SMD VS NSMD 11
# W" V2 s8 {$ D1.1.10 FlipChip到PCB的链路 12
% l1 N5 G6 y5 V, Z+ M7 v1.2 封装选型 121 x# B( g0 s* C5 o" V$ C' w1 F: X
1.2.1 封装选型涉及因素 12
$ f' b2 v$ T* q8 S- f, q" C$ k+ j1.3 CO-Design 149 J3 @+ x# Q3 @, L+ Y/ O5 Z
1.4 Vendor推荐co-design的流程 14; U9 }; r# Q# a- D
1.4.1 Cadence的CO-design示意图 15
) W! i8 Y! H+ o) [- m1.5 实际工程设计中的Co-Design流程 16, \$ ]8 J& p5 h& P
1.5.1 Floorplan阶段 18# P7 S1 f2 Y8 W9 n9 f: ?
1.6 FLIPCHIP设计例子 29* X/ ^/ I# U" A) E2 ]6 {, x
1.6.1 材料设置 29" T0 x+ [# S. X7 w4 I. U) i
1.6.2 Pad_Via定义: 32- N" X: M. x: g- \
1.6.3 Die 输入文件介绍 34: c: V0 | }+ L. `
1.7 Die与BGA的生成处理 34
- v! V: x: Z* }4 ^& M1.7.1 Die的导入与生成 34
- u5 F! }/ x. J/ @/ c0 B: ~" ?1.7.2 BGA生成及修改 38$ D8 b# W+ w2 y9 R, ?5 P
1.7.3 BGA焊球网络分配 44/ Q# k) {. b) P: j4 _5 }
1.7.4 通过EXCEL表格进行的PINMAP 47
0 Y; l# w4 n) W# L1.7.5 BGA中部分PIN网络整体右移四列例子 48
$ W7 m; T/ F. ^' I* k) N, I! [1.7.6 规则定义 51
% g4 Q4 H, X+ B7 K% q/ u+ G) v6 B; v0 l+ i1.7.7 差分线自动生成方法2 58; I u% d% E; G; e& c
1.7.8 基板Layout 58
: `$ K) _5 l! {6 `4 D1.8 光绘输出 64- k% `7 q# T5 X' |7 I2 E/ c
1 第8章 封装链路无源测试 5# B1 p) c% o- A- ~% l: F4 h
1.1 基板链路测试 5
6 I$ P: \& f9 D7 ?# `/ q4 d1.2 测量仪器 5
5 V r0 o8 F& C( [6 Z1.3 测量例子 5, [- \- v8 l# o$ r# P* I
1.4 没有SMA头的测试 7
0 U4 I& x+ W2 R1 第9章 封装设计自开发辅助工具 5
2 e% z. Z& ~, Z0 U1.1 软件免责声明 56 l7 B* d8 x- h% h. q
1.2 Excel 表格PINMAP转入APD 6* I/ X6 j$ ^9 H0 `+ ?
1.2.1 程序说明 6( f4 v0 {3 ?- r# ?
1.2.2 软件操作 79 E; {6 B7 n$ `- k
1.2.3 问题与解决 13
7 j. B) m9 B7 d4 o" h$ [1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 14
. i( ?9 v8 ]" D- \8 K1.3.1 程序说明 14
3 b% Q+ ^0 l/ r2 W1.3.2 软件操作 14
- g2 }( ?4 h G1.3.3 问题与解决 18& _: ]$ O" R# z: n8 g, J1 A3 V( D
1.4 把PIN NET格式的文件转为的Excel PINMAP形式 18
% B9 [+ g( s2 b1.4.1 程序说明 186 l) _% d3 A# y* ?; {- c
1.4.2 软件操作 19$ F/ k5 I+ x' Q5 r, H
1.4.3 问题与解决 20( N3 t, G4 K8 X/ R0 Z$ [
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