一个DC-DC电源转换，纹波有点大，传上原理图和PCB图，请大家斧正。

jielove2003

用AOZ1050PI设计的一款DC-DC电源转换，输入9~18V，输出1.2V，AOZ1050开关频率500KHz，现在用示波器测得输出大概有100mV，Vp-p在485KHz左右的纹波。

请问各位专家：
) D( s) N+ h" Q" Z- g1、这个指标的纹波是否在设计许可的范围之内？在一般情况下，DC-DC电源转换的纹波在一个什么范围内可以认为是正常的？
2、从原理图上，PCB图上，这个设计是否还能够进一步优化降低纹波？还请指出。

敬请各位斧正。
; D' {3 a( k! |2 O, `* y1 L

0 G5 Z- T* q" E/ k6 U; _% Z+ n

fallen

ann_wz 发表于 2015-5-28 19:56
$ s% G4 J) O8 B& b$ \敢问师傅，本公司某些人才，要求输入电容跟输出电容的必须要共地，我想问一下，输入电容的地跟输出电容的 ...

你们公司的人才说的对，输入和输出的电容必须共地，而且要靠的很近。
) A% |1 V/ |5 _6 P7 M这里主要是考虑两个环路：
) X; J/ ?( m8 n: w  o  y* h1 打开MOS管，CIN-MOSFET-LOUT-COUT-GND-CIN
2 关闭MOS管，LOUT-COUT-GND-DIODES/MOSFET-LOUT
+ a0 }8 L) i. P7 {7 B9 {PWM使得MOS的开关和闭合，导致环路缩放，这样会引起辐射，缩放的比例减小可以减小辐射。

" z- B* b- I) q3 f1 F6 n& ]6 B+ I' q
( W% i7 ?6 I0 w- o

北漂的木木

建议楼主将C60换成两个陶瓷22uF电容并联，不建议用电解。
4 ~8 d& H/ J# F/ S( A1 M# J可以在不改布局情况下，将电容换了试试。
另外，纹波测量，跟测量方法有很大关系，尤其是地参考点的选择。
（这个啰嗦下，前阵子，做的一个DCDC，芯片是踢哀的TPS54527，输出用的钽电容；测量纹波用的是就近找地参考，示波器的夹子夹到钽电容的负，示波器探针测电容的正，结果纹波80mV+；将钽电容换成陶瓷，测量方法同样，纹波60mV+……没达到手册的指标。。。。后来，改了测试方法，用示波器带的测小信号专用的夹具，纹波一下子到25mV以内了。。。。说明测试方法很重要，测试方法不得当，会走错路的。）
1 x( q$ p' S; ~

超級狗

jielove2003 发表于 2013-6-1 14:05
非常感谢热心的超级狗大侠的提出的建议，提得很中肯。

" R9 D7 n  t8 c9 ?3 b$ F1、在改版中改善。

& m) Y' t  [7 ~- i2 d3 E1 i1 a兄台也不用客氣啦！以前有人上傳 PCB 圖請求 Review 協助，但因為這工作需要心無旁鶩且較耗費時間，過去都沒有幫上忙，今天早上剛好閒來無事就看了一下。

- m# h- |. _0 Q不過要讓老闆知道放著公司裏的事不做，還幫外人 Review，吾狗命休矣！
$ c3 j  L) F3 z1 W
' I4 M  M. }+ s0 p{:soso_e127:}

超級狗

100mV 的紋波（Ripple）對數字線路應該沒什麼問題，對模擬線路就看情況了，有的線路很敏感需要更低。但芯片資料展示在滿載（Full Load）狀況下，紋波（Ripple）可以壓到到 20mV 左右。
1 N( U, N1 P' C# [$ T2 `
佈線建議︰
9 Z' [% [: w8 w* w3 _

• L2 在上方但 FB 在 AOZ1050 Pin 4，造成反饋路徑繞了一大圈才回到芯片。將 L2 移到下方，可以縮短反饋路徑。
• AOZ1050 Pin 3 Power Return Ground 只有單點落地顯得太單薄，要注意一盎司（oz）銅厚下，10 mil 的落孔只有 0.8A 的承受力，如果是使用十字線接地，就 4 條十字線加起來可承受的電流。宜將地鋪大，並多打導通孔與背面的地連通。
• 注意芯心片資料上的 AOZ1050 Pin 4 PGND 與 R5 落地的畫法，它們是用不同的地符號。意思是說他們建議你用隔離的地（Isolation Ground），做法上就是 R5 和 Pin 4 拉在一起，然後單點落地。
• 輸出應該先過濾波電容 C58、C59 和 C62 再給其它線路，注意到你的輸入電容 C56 和 C57 就做得不錯，可以參考它的做法。
• 注意線寬與承載電流的關係，輸入與輸出線寬需要計算。不曉得 C60 "+" 號旁邊那條細線是做什麼用的？看起來很細。
• 佈線大原則︰
  讓輸入或輸出濾波電容和地造成的迴路越短越好。
  2 U' J( a; H- E/ H( u$ J8 W

% l3 v" z2 g  N
& i3 H3 ]& Y5 ^/ T) l* Q7 |' A仍需檢視的部份︰

• L2 電感宜選用有屏蔽（Shielding）的封裝，避免漏磁（Magnetic Leakage）干擾。
• L2 電感的額定電流（IDC1 和 IDC2）宜被檢視，避免峰值電流（Peak Current）超過或溫度升高，造成電感量不足產生紋波和噪聲。
• L2 直流電阻（DCR）宜被檢視，太高效率不好、容易發熱。
• AOZ1050 Pin 5 COMP 上的補償電路，芯片資料上有計算公式，宜試算一下是否搭配得宜。
• 電解電容 C56 和 C60 的 ESR 越小越好，如果您真的很在意紋波及噪聲的大小，電解電容儘量選用可靠一點的廠牌。
  " {5 E( J1 |) z! R+ L- S

" ~' C. X. r$ l{:soso_e129:}

蚂蚁乱舞

jielove2003 发表于 2014-6-3 18:09
感谢您的支持，一年以前的老帖子了，后来将电感换成了22uH的，纹波基本控制在了20mVp-p的样子。

' l  k: o9 J/ i: c' M) c( J电感值大，是可以降低纹波，不过动态响应不好
" X3 k# E% E7 w: X* E- }
3 {% D6 `* F* [0 a, w) ~7 v

蚂蚁乱舞

斧正用在这里不合适

zhanglin880126

学习了，同步整流

kevin2512

这个。。。要考虑的因素这么多？

sushouchai@sina

学习了

james_zhangwk

我们正常在DC-DC做layout的时候，要讲究开关回路最短，目的就是减小环路的路径。比如CIN和COUT的gnd和芯片的PGND构成的整个回路们必须要做到最短路劲，并且FB的走线需要避开这个开关回路，否则很容易受到干扰，我们再做DC-DC demo board时就特别注意这样的处理，这个芯片还分AGND，那么这个回路就尽量在PGND的管教地方做到工地。0欧姆和磁珠都是可以的。上面这些说起来很容易，要很好的研究demo board的设计，这方面都是考虑很久之后才去这样走线的。

bingshuihuo

james_zhangwk 发表于 2015-6-5 15:33
这个layout是有点问题的。

什么问题啊  你直接指出啊

霹雳风雷

牛掰，学习了

weihuaping118

超級狗 发表于 2013-6-2 12:05
快變成牌位被供起來了，哪天要被裁員都不知道。
6 y9 D" ?# Z% n9 }0 ^2 E# _
7 E+ \8 K5 a& p% `6 {! Y{:soso_e110:}

狗大：您多慮啦！眾多兩岸以及國際的幫粉絲挺你.
$ [9 c. q& g: y7 r

james_zhangwk

这个layout是有点问题的。

fallen

小功率的电源，可以参考图片
另外你说的外挂MOS的没有实际操作过，如果你有，可以上传一下，实际来个操作。
" \# ^3 n% q1 J( E+ X& T# i9 n( X3 X: A

ann_wz

fallen 发表于 2015-5-28 20:17
你们公司的人才说的对，输入和输出的电容必须共地，而且要靠的很近。
, N! o& Z' _& H6 g; [5 \/ y这里主要是考虑两个环路：
5 G. g$ b  {4 h9 I3 G# q1 J- a* b9 H6 l1 打开 ...

我一直对于回路面积的计算很不解，，有资料说器件放一排，从地平面回流，这样面积最小了，fallen大师，对于回路面积的计算，能不能举个例子说明一下那样布局会回路最小，如果在把开关器件放在同一面（不一定回路最小）与为了回路最小把开关器件放两面，在输入输出，或者sw点处打过孔，这两种选择应该那种更好

ann_wz

超級狗 发表于 2013-6-1 10:05
# d' e5 y7 U  w. w- G3 l+ d6 ~7 Z100mV 的紋波（Ripple）對數字線路應該沒什麼問題，對模擬線路就看情況了，有的線路很敏感需要更低。但芯片 ...

敢问师傅，本公司某些人才，要求输入电容跟输出电容的必须要共地，我想问一下，输入电容的地跟输出电容的地会不会彼此相互干扰呢，，我理解降压dcdc电路的输入电容哪随着mos管打开关闭，应该是有较大的脉冲电流电压的，对不，而输出电容哪里应该是相对纹波较小的直流，，，师傅对不对