DRR的地址线和数据长度问题

zhousea · 发表于 2011-3-10 10:29

您需要登录才可以下载或查看，没有帐号？注册

x

请问DRR的地址和数据走线长度有何要求？另外，在allegro里如何做等长处理？设置了等长，还需要手工一点点去拉线吗？

xiang · 发表于 2011-3-25 10:21

学习了

cccccc32 · 发表于 2011-3-17 16:44

dsws 牛人！！谢谢分享

cccccc32 · 发表于 2011-3-17 16:43

syq-0411 应该是时钟线最短吧？？？？？？
谢谢！

zhousea · 发表于 2011-3-15 17:03

回复 hui_hui0228 的帖子

哈哈
谢谢更正

hui_hui0228 · 发表于 2011-3-15 15:06

DRR?.................
DDR!
楼主肯定是太激动了。

252631 · 发表于 2011-3-15 14:58

感谢！

alewe · 发表于 2011-3-11 15:53

学习了

lilinyf · 发表于 2011-3-11 14:02

学习了

lilinyf · 发表于 2011-3-11 14:00

学习了

zhousea · 发表于 2011-3-11 12:16

回复 dsws 的帖子

dsws · 发表于 2011-3-11 12:02

ddr2.rar (211.67 KB, 下载次数: 107)

zhousea · 发表于 2011-3-11 11:04

回复 dsws 的帖子

这幅图片看不到呀？可以再多几张？
多谢。。。。。。。。。。。。。。。。。。

adwordslai · 发表于 2011-3-10 14:04

应该是地址、控制、数据都围绕CLK作一个上下浮动处理，速度越快，误差越小；

syq-0411 · 发表于 2011-3-10 12:50

建议：时钟CLK,CK#: 600-1400MIL
地址和控制信号：ck+200mil
数据信号：ck+125mil
时钟信号最长。

		自动登录	找回密码
密码			注册

推荐内容 /1