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DRR的地址线和数据长度问题

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发表于 2011-3-10 10:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问DRR的地址和数据走线长度有何要求?另外,在allegro里如何做等长处理?设置了等长,还需要手工一点点去拉线吗?
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发表于 2011-3-10 11:06 | 只看该作者
不同的芯片有不同的要求,速率高的要求严格 基本上要看封装资料啦 里面都会有对数据地址线的要求的 如果没有的话 那你可以按经验去做啦 呵呵 关于怎么设置等长 记得以前的帖子里有人发表过 你到搜索下 如果你设置了等长规则 呵呵 allegro的话肯定要自己手动去绕线的 mentor听说可以自动绕线 那我就不知道怎么设计啦 没用过

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 楼主| 发表于 2011-3-10 11:55 | 只看该作者

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发表于 2011-3-10 12:14 | 只看该作者

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发表于 2011-3-10 12:18 | 只看该作者

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发表于 2011-3-10 12:20 | 只看该作者

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发表于 2011-3-10 12:23 | 只看该作者

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发表于 2011-3-10 12:24 | 只看该作者
如果是偶数片DDR2,相信也知道这么处理了吧!

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发表于 2011-3-10 12:50 | 只看该作者
建议: 时钟CLK,CK#: 600-1400MIL
3 K4 ?/ o/ G9 d+ e) ]$ ^地址和控制信号:ck+200mil' t4 F2 D1 V+ r! u3 x
数据信号:ck+125mil1 N' z! {7 Y+ _0 ]6 n& R
时钟信号最长。

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发表于 2011-3-10 14:04 | 只看该作者
应该是地址、控制、数据都围绕CLK作一个上下浮动处理,速度越快,误差越小;

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 楼主| 发表于 2011-3-11 11:04 | 只看该作者
回复 dsws 的帖子
) \) ^. d3 U/ a4 ?7 b* w, M% t2 ]; {6 N4 ~' {1 u
这幅图片看不到呀?可以再多几张?* t: @+ U. b+ N* a
多谢。。。。。。。。。。。。。。。。。。, X2 F4 _; x/ T! i$ ]. a1 \

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发表于 2011-3-11 12:02 | 只看该作者
ddr2.rar (211.67 KB, 下载次数: 107)

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 楼主| 发表于 2011-3-11 12:16 | 只看该作者
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发表于 2011-3-11 14:00 | 只看该作者
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