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chisir2000 · 发表于 2014-9-29 17:01

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cousins · 发表于 2014-12-5 10:04

你要看你是做什么产品的
工业级，军事级的才可能满足你3W的要求，大部分民用的消费级产品很少有满足3W的。
第九条要放在ddr颗粒stub前。
第二条25mil太夸张了，虽然很多design guide上是要求这样，但是即使你25mil等长了，未必你的延时就真的是这样，这和你路径上的过孔，拐角，蛇形绕线都有一定的关系，所以我的建议是100mil以内。
cmd/addr/ctrl不必那么严格，有write leveling帮忙调shift to ck，所以你控制在300mil以内就可以了。
vref做屏蔽这种事，有很多公司都这么做，我是没干过，也没见有SI问题。
其他都还是可以的。
fly-by拓补的每个颗粒clk对应的颗粒内的DQS约束即可，不用全部等长。write leveling是个好东西。

cousins · 发表于 2014-12-5 09:00

ggbingjie 发表于 2014-12-5 08:54
; k$ O9 i" q5 z. Z我想问下，数据组与数据组之间有没有时序方面的要求？

没有直接的要求，通常是组内DQ-DQS
但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长是最笨但是较为有效的做法，但是未必是时序裕度最大的设计，通常芯片内部还会有bump到die的线长，那未必是等长的，何况还有封装引起的上升沿变化使得相位偏移，所以，还是用模型仿真确定需要多少。通常300mil以内就能满足基本的时序要求。

cousins · 发表于 2014-12-4 15:00

zhanglin880126 发表于 2014-10-24 11:595 u* \& g( v6 b- v
同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。

所以建议电感下部不要走任何其他网络线，包括地。

kerwinash · 发表于 2018-6-18 23:03

谢谢分享

jerryzhu · 发表于 2018-1-13 13:41

very good！

fly大漠鹰隼 · 发表于 2018-1-10 23:04

谢谢！

wyc969 · 发表于 2017-12-29 21:08

感谢分享

jxcrleo · 发表于 2017-12-20 11:07

kanxia

跨越 · 发表于 2017-12-10 20:58

包括原理图和PCB吗

Jehuquan · 发表于 2017-12-8 09:07

学习

贾子木 · 发表于 2017-12-7 22:18

谢谢分享

nj841 · 发表于 2017-12-7 17:15

感谢楼主分享。

susanqiuhong · 发表于 2017-12-6 15:20

学习下

kerwinash · 发表于 2017-12-6 09:11

谢谢分享

mood888 · 发表于 2017-12-4 12:34

看样不错的

dowdow2004 · 发表于 2017-12-3 18:05

参考一下

雷华 · 发表于 2017-11-28 19:31

不错！！！！！！！！！！！

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