ddr3分享一下设计。

chisir2000

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cousins

你要看你是做什么产品的
3 t7 U& z& c: L& B# X- \! u工业级，军事级的才可能满足你3W的要求，大部分民用的消费级产品很少有满足3W的。
第九条要放在ddr颗粒stub前。
( l: F; V& m# d: p( Z3 M第二条25mil太夸张了，虽然很多design guide上是要求这样，但是即使你25mil等长了，未必你的延时就真的是这样，这和你路径上的过孔，拐角，蛇形绕线都有一定的关系，所以我的建议是100mil以内。
1 r7 c: r6 [: `; R! Q* @cmd/addr/ctrl不必那么严格，有write leveling帮忙调shift to ck，所以你控制在300mil以内就可以了。
vref做屏蔽这种事，有很多公司都这么做，我是没干过，也没见有SI问题。
; R* y! ~2 q4 U' Q3 [其他都还是可以的。
  b* q) f; z$ l6 A" Ofly-by拓补的每个颗粒clk对应的颗粒内的DQS约束即可，不用全部等长。write leveling是个好东西。
( X2 x7 |" b1 m& J/ z6 x4 I

cousins

ggbingjie 发表于 2014-12-5 08:54
我想问下，数据组与数据组之间有没有时序方面的要求？

# Q8 p: }7 I+ A3 N% i/ y" d) B2 c" `没有直接的要求，通常是组内DQ-DQS
6 {& A( N& K8 Q( k: t2 N但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长是最笨但是较为有效的做法，但是未必是时序裕度最大的设计，通常芯片内部还会有bump到die的线长，那未必是等长的，何况还有封装引起的上升沿变化使得相位偏移，所以，还是用模型仿真确定需要多少。通常300mil以内就能满足基本的时序要求。

# ]- d0 T0 ]" }1 g3 I+ V  T$ x

cousins

zhanglin880126 发表于 2014-10-24 11:59
& m: A4 g: Y7 B同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
9 n# Y3 m+ @5 X# `
; A: k  J! T& B1 D' \所以建议电感下部不要走任何其他网络线，包括地。
- @" @. R7 c! n
# _4 |1 _1 M3 ]' _0 W6 v3 Q

liangweiss

下载学习，多谢分享，顶一下

mintjelly_abc

电感 L1 在2~4层对应的部分都挖空了，能解释下作用吗？

zhanglin880126

同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

1010422901

多谢分享！

mc516

好人啊，谢谢

kiddy01

多謝分享

tb52088

说是不要钱的为什么还要体力的

qiantan

ls的，看帖不仔细啊  明明有baidu 盘。。

zhanglin880126

cousins 发表于 2014-12-4 15:00
通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
! `% e. k+ w" c
...

3 @: N3 w4 @" S8 E3 f2 c那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？

ggbingjie

cousins 发表于 2014-12-4 15:00
通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
9 T# M7 S+ s6 f/ B
2 V0 C+ Y2 {: D9 M' {. x" S ...

3 U; T3 B* `  j: i我想问下，数据组与数据组之间有没有时序方面的要求？

cousins

zhanglin880126 发表于 2014-12-4 15:42
9 M) ?+ \7 x3 G! F& Z# N' S那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？

临近的层就够了。

ggbingjie

cousins 发表于 2014-12-5 09:00
没有直接的要求，通常是组内DQ-DQS
但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长 ...

0 y/ E: L" v& a' [DDR3的规则
$ j, X! C; s! m9 N