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把VIA放在pin下面,就会报错

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发表于 2008-7-23 17:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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为什么我把VIA放在pin下面,就会报错呢?怎么解决啊?$ X1 ^% u( g$ m! V  f

1 C: ~) }- r  m+ ~' A- G: s0 sVIA上的Pin比较大
4 I: ~) h" h2 b% v: L4 Z3 |! |0 ?# k/ q6 K& M: J, S
[ 本帖最后由 51video 于 2008-7-23 17:05 编辑 ]

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发表于 2008-7-23 17:25 | 只看该作者
先查一下DRC的属性。看是哪个CONSTRAINT的问题。有使用盲孔吗?
谁画出这天地 又画下我和你

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 楼主| 发表于 2008-7-23 21:19 | 只看该作者
没有使用盲孔啊
/ T4 J' o2 [1 W/ z# |; ~4 J8 G5 w9 `3 {% K+ ^5 J
[ 本帖最后由 51video 于 2008-7-23 21:20 编辑 ]

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发表于 2008-7-24 09:23 | 只看该作者

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 楼主| 发表于 2008-7-24 11:43 | 只看该作者
还是不行噢!/ [9 ]3 `4 F* z4 Y! K, }

* \5 \- X: T7 Y% lLISTING: 1 element(s)
. j8 \- x: \( B; L- e& D           < DRC ERROR >           
8 {6 s0 S2 M# D1 v) y; m0 j# Z  Class:           DRC ERROR CLASS! T# A+ [- ~' k
  Subclass:        TOP
4 M# I9 g8 v2 }: ?" c5 P% v& U  Origin xy:       (1550.00 1450.00)  S0 a( |2 l% }  y. x. a
  Constraint:      Pad/Pad Direct Connect
* |! ~" z( z  E+ B  Constraint Set:  DEFAULT
- C- e, U" q! o2 B! ?, F  Constraint Type: PHYSICAL CONSTRAINTS
1 S) s8 K6 Q; |, L. W+ m8 S  Constraint value: NOT_ALLOWED2 _- o! f2 @+ e
  Actual value:     VIAS_PINS_ONLY3 H: L- j' E# J; s; l$ b5 `5 x' z
  - - - - - - - - - - - - - - - - - - - -
3 @" g6 }4 D8 f  Element type:    SYMBOL PIN- J: F/ A4 j: k
  Class:           PIN
3 @8 U! @# b% L% U" e. e  PIN:          U15.492 U+ p$ v$ B. H0 M
  pinuse:       GROUND0 b& F2 Q0 z, L0 \" j8 {
  location-xy:  (1578.90 1460.78)
- t, {4 }! e0 C  part of net name:  GND
# x0 b0 r( ~" u& I$ a; q
9 o* m! w0 q( a. c% }  - - - - - - - - - - - - - - - - - - - -
" k# a( r1 N4 u) D  Element type:    VIA: \- [) m( M5 r6 z9 W
  Class:           VIA CLASS
8 s) Q+ c) \# o5 S: U  origin-xy:    (1550.00 1450.00)
" j, X0 e8 V, H& f5 m  part of net name:  GND, L, Q# D6 P. N9 A/ k* |) x
  Connected lines:    1 ( BOTTOM )* x3 y; Q: c+ n1 Q6 A' t
  Connected pins:     1
) u" ]) x% @6 Z( T  Connected shapes:   2 ( GND02 GND06 )! ^* c& p6 R- Z+ S9 y9 V
  padstack name:   VIA10-GEN
0 D0 o" M: Z9 L  padstack defined from TOP to BOTTOM5 Q0 N9 n. `' g+ \5 O, |/ u6 o
  rotation:  0.000  degrees% I6 L9 c6 i' N% ?& _8 y/ P
  via is not mirrored
7 V! z8 e4 \3 s, R; ^  - - - - - - - - - - - - - - - - - - - -

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发表于 2008-7-24 11:57 | 只看该作者
! K8 v; Y4 x( A4 v0 j4 R
看是不是这里的问题
* E4 ]3 A4 g: V& R' I3 g4 \把Same net drc这个选项选取择off
; F9 n+ J9 a% w+ ]6 z9 }  ^& R试试
kxx27 该用户已被删除
7#
发表于 2008-7-24 12:23 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

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发表于 2008-7-24 13:56 | 只看该作者
原帖由 dingtianlidi 于 2008-7-24 11:57 发表
7 _# [* N  ]3 \# ?- l9635
1 V" ]4 I2 @( O& k看是不是这里的问题4 P: U% N8 ^/ p8 J1 K8 }0 a
把Same net drc这个选项选取择off
- W4 O0 {7 k! H6 h+ n8 _# I试试

( B% e2 A/ S; {有點懷疑你的權威啊﹐
& W9 j$ N& N$ }解決此問題﹕  1.首先看drc報告﹕5 }5 l7 b/ C! i& e; J# m
Constraint:      Pad/Pad Direct Connect
# T; Y0 I& \1 f9 |5 _Constraint Set:   DEFAULT( Q0 h0 C2 w9 z+ ^
Constraint Type: PHYSICAL CONSTRAINTS      
( \- E- r1 N' L" [3 n由此三項我們就應該知道你放的VIA在PIN上違背了physical line/via rule中 DEFAULT中的Pad/Pad Direct Connect 的規則.也就是如果要在pin 上放via的話﹐需修改與此相關的規則。& n; x3 f* o% Y0 W
2.再看出
! t! e2 X) B6 H- J! L/ I8 {  Constraint value: NOT_ALLOWED  m  h' a' k( c" c6 l3 A
  Actual value:     VIAS_PINS_ONLY
) _# K+ g! [1 A+ u- p6 J就應該知道是規則里Pad/Pad Direct Connect設置為了NOT_ALLOWED﹐而你卻要在pin上放via,所以應該把此項NOT_ALLOWED改為pin/via allowed或all allowed
$ W( U2 W/ g1 |: }
2 c, T" K- y1 D* \& W4 Z8 V7 U' I! ?

( ^: _5 y2 J/ O3 p補充一點﹕希望各位以此來學會看report. ^7 P  o: g2 `7 k

$ y* ?0 O$ P) Q" x[ 本帖最后由 ade-0902 于 2008-7-24 14:02 编辑 ]

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 楼主| 发表于 2008-7-24 14:44 | 只看该作者
楼上正解,希望各位会看、看好report

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发表于 2008-7-24 15:32 | 只看该作者
如果是同一颗零件上的可以不管它,很多时候drc是没办法完全消除的

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kxx27 + 2 我很赞同

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发表于 2008-7-24 16:50 | 只看该作者
對于樓上的說法﹐不敢苟同!6 }( D; [; y' M* U' r4 E9 l
DRC錯誤﹐就是你在layout時做了違背規則(當然由你設定﹐或默認--(但可修改))﹐只要你去修改﹐相信drc一定可消除﹗
$ U* E1 v# S. @- ?7 w! H當然﹐為了省時省力有些DRC就不必管它------因為自己的板子知道那些DRC根本就不必管﹕如壘放在一起但只有用其中一個的兩元件
% u2 U7 E9 C, `( L( C(一大一小﹐功能相同)會報元件太近的drc。但此錯誤應該知道﹐但沒必要去消除此drc.

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发表于 2008-8-4 21:55 | 只看该作者

df

楼住说的是散热盘,当然会报错,不要理会!

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发表于 2012-7-18 09:22 | 只看该作者
不错   谢谢楼主
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