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1 第1章 常用封装简介 6: R$ p$ T* Y- ?6 ^7 g" Z
1.1 封装 6
) P; p# n# ]4 a8 D9 |1 {3 ]2 f8 ~1.2 封装级别的定义 6, Q3 J d+ X ^. C$ G
1.3 封装的发展趋势简介 6& T; _' K6 P4 W6 z ]; N p
1.4 常见封装类型介绍 9" B7 J/ f2 t5 B, K
1.4.1 TO （Transistor Outline） 9
, v0 g8 F0 b1 _7 X1 q- ^9 J& o7 A. |1.4.2 DIP (Dual In line Package) 9/ ` ?1 T0 A6 T! L) k2 w# ~7 [
1.4.3 SOP（Small Out-Line Package）/ SOJ（ Small Out-Line J-Lead Package） 10
j1 D8 `7 I4 l6 c& X' z" k1.4.4 PLCC (Plastic Leaded Chip Carrier) 11
6 n6 c* ~$ U/ N) \1.4.5 QFP（Quad Flat Package） 11
( b, Z/ A/ f1 X5 a" Z5 Y1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 16
" B9 X2 l# G% u# i$ k1.4.7 Lead Frame进化图 17
- R) O) Q! ?* s3 N1 w) ~1.4.8 PGA(Pin Grid Array Package) 17
% c: Y; @7 d6 k3 x- H6 \" ~/ R; |2 I1.4.9 LGA (LAND GRID ARRAY) 182 p/ r$ @( P ~5 a% s8 m
1.4.10 BGA(Ball Grid Array Package) 18
# Y3 a' d* W- q$ I( H" U1.4.11 T BGA (Tape Ball Grid Array Package) 19, \3 y2 [7 X, f" t6 l
1.4.12 PBGA (Plastic Ball Grid Array Package) 20
* k" x0 ]' d( d+ @5 g8 n. l1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21
% `) @4 P" f4 I* [1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22
: x5 W8 u: z. \! D0 o1.4.15 WLCSP（Wafer-Level Chip Scale Packaging Technology） 23
$ Q' M( n. }8 `1 P5 n( K3 c: \1.4.16 MCM(Multi-Chip Module) 25
4 M$ @8 a$ ^5 {! y: f; u1.4.17 SIP（System In Package） 26
' M8 q1 t, B% Q& y) N5 p0 Y1.4.18 SOC 27
& m2 @5 |8 x" f$ c9 N1.4.19 PIP（Package In Package） 30/ [! Z! ]2 h. F
1.4.20 POP(Package On Package) 301 @9 l3 ?- q9 s; Y$ v' G
1.4.21 TSV (Through Silicon Via) 32/ I8 D. w, L/ u1 T L# [
1.5 封装介绍总结： 344 I( v' [) G ^0 p n, m+ o
1 第2章Wirebond介绍 51 n5 x( @/ R9 o1 R
1.1 Wire bond 特点(成熟，工艺，价格） 5
, v4 @& K! u1 |7 I9 s4 t! A1.2 Wribond的操作过程(每步骤有图) 8* d1 ]) p: E6 q% P
1.3 哪些封装适合于使用Wire bonding工艺 124 h5 o; ]; V8 e: N- Y" O
1.4 Wire bonder机器介绍 14
6 h' q% j* Q1 a u; ~6 l8 {/ z+ Q1 第3章 LEAD FRAME QFP封装设计 6+ K1 { K1 J3 e3 }' @
1.1 QFP Lead Frame介绍 6 C/ D2 s/ W3 n3 g5 ^3 B( V5 |/ p
1.2 Lead frame 材料介绍 8- o8 ]2 p H ^% H7 [3 n" ^
1.3 Lead frame design rule 8+ l4 ?- A8 e+ b; b9 I8 A
1.4 QFP Lead Frame 设计方法 10" V4 C: h( Z2 Z- u+ l( C, D
1.5 Wire Bonding设计过程（以autocad为例） 17
8 {8 @& V& b3 j9 V1 f" a% q1.6 Lead frame Molding过程 22% s! w! h$ q, J( a9 Q% @
1.7 QFP Punch成型 (整块没Punch lead frame的图) 24
' ?3 t! C4 c9 M3 Q" F) v- e, g1.8 常用Molding材料的一些介绍 26$ z. m& z' C$ E
1.9 QFP lead frame生产加工流程 283 E) @$ D! x1 d# ^
1 j' v5 r/ w n3 V- [8 m第4章 PBGA封装设计 7
c. y5 S6 H* {* ?* y1 WB_PBGA 设计过程 75 K6 }* w. G. T) m8 Q8 [; a9 J
1.1 新建.mcm设计文件 74 a* h9 y0 C% g! j6 r2 |
1.2 导入芯片文件 8
) y+ Z( D+ o, h4 H1.3 生成BGA的footprint 13
* I* z, \0 d1 d) P% m* y# H1.4 编辑BGA的footprint 176 p/ x, Y7 a: q4 \6 K! h
1.5 设置叠层Cross-Section 20: j9 s/ S+ q! l6 h' s9 z
1.6 设置nets颜色 214 h+ j* {7 W7 X3 A0 s7 A/ e
1.7 定义差分对 22
) n8 n1 c1 O3 P1.8 标识电源网络 23- H" S& R' L9 ^2 t' v }+ \
1.9 定义电源/地环 24
) @1 @* b) A7 f% f1.10 设置wire bond导向线WB_GUIDE_LINE 27( A8 T% A6 l( r6 Y2 c, [
1.11 设置wire bond 参数 30+ V/ _$ n7 n. L
1.12 添加金线 wirebond add 34
# T _) e3 Q; ~$ {1.13 编辑bonding wire 36/ D- X/ B- _+ q7 x& W
1.14 BGA附网络assign nets 38
8 t! S }1 c' p5 ]& V1.15 网络交换Pin swap 42
5 d( h7 F5 f \1.16 创建过孔 447 a4 ]% X ], y% E2 a% E
1.17 定义设计规则 46
; Y$ t5 i$ ~9 d# \) y1.18 基板布线layout 49
9 K, p+ E* B% W" y. u, e) B1.19 铺电源\地平面power/ground plane 51- R' ?- Z% d2 ~
1.20 调整关键信号布线diff 53" l0 r% C! q! M. T1 {, D* Z
1.21 添加Molding gate和DA fiducial mark 56. E9 T/ Y \# a8 r. ~/ E0 ?
1.22 添加电镀线plating bar 587 M1 W# V0 p T$ C9 O
1.23 添加放气孔degas void 62* u4 [ _/ o4 f( Q; X* G: y
1.24 创建阻焊开窗creating solder mask 64! _, ~" m4 m+ {$ I$ K
1.25 最终检查check 672 N0 M$ y6 `: |# O% |% _
1.26 出制造文件gerber 68
: C; K3 y6 s' k s- i. v1.27 制造文件检查gerber check 72
0 G: m4 L* p3 z7 L$ V/ @$ w1.28 基板加工文件 74
0 k. R. E& W+ `& L1.29 封装加工文件 755 |: F! X: D- e3 F- H. H+ W
% h- Q9 c0 G2 k8 \
1 第7章 pbga assembly process 7& l7 V" P3 R- h8 x& A" b
1.1 Wafer Grinding(晶圆研磨) 7, m5 O1 a) W# v. w/ b) H
1.2 Wafer Sawing(晶圆切割) 9, r7 ~+ s9 }4 b9 k
1.2.1 Wafer Mounting(晶圆贴片) 10
; T8 @8 n' B% ]5 ~: q5 Y0 L- Y: I1.2.2 Wafer Sawing(晶圆切割) 10
, y( R9 @1 K+ s- N6 N1.2.3 UV Illumination(紫外光照射) 11
; [, a+ ?1 T! J+ t7 _1.3 Substrate Pre-bake(基板预烘烤) 11
+ ^; i! ?& l9 Q! S1.4 Die Attach(芯片贴装) 126 H: v; j& s4 a4 z+ i; K# W0 @# m, o
1.5 Epoxy Cure(银胶烘烤) 14
: ?- f L4 G7 x2 \# M1.6 Plasma Clean (电浆清洗Before WB) 147 C( i( h0 _+ l6 x
1.7 Wire Bond(金丝球焊) 15
% ~2 W, O/ D! w7 g3 \* f: e1.8 Plasma Clean (电浆清洗Before Molding) 17) l$ S5 V" C2 `: R& R* c% [6 U# g
1.9 Molding(塑封) 182 A, r5 J. {+ v( B
1.10 Post Mold Cure (塑封后烘烤) 19
+ s$ N' F- u2 I# w# h- @1.11 Marking(打印) 20
( x2 j. u: i. Q+ g1.12 Ball Mount(置球) 22# Z9 l- q8 ~/ N: q* H) ?" d4 C' l
1.13 Singulation(切单) 22
) v. E5 s( C1 [- M2 n8 P1.14 Inspection(检查) 232 L5 i0 c3 j3 w2 ^, s
1.15 Testing(测试) 24
7 }1 ~3 T& A6 E2 T1.16 Packaging & Shipping(包装出货) 25! [* T4 Y3 P, |- C H! V& h) n
! i- X4 E3 E, I' ^" ]; t/ F1 第6章 SIP封装设计 8
: _. p5 D6 h% n( a1 x3 m1.1 SIP Design 流程 9 ~" }5 r9 j; \' D
1.2 Substrate Design Rule 11
# s* Z/ a# Q/ G) ^5 x4 j. @4 L8 H9 m1.3 Assembly rule 14
' }, f7 z" t* h1.4 多die导入及操作 16
1 U$ i! ~4 r# q8 @3 F4 ^1.4.1 创建芯片 16
0 F: Y1 z$ ^" U$ f1.4.2 创建原理图 345 p, B9 f1 G5 D' ?3 h
1.4.3 设置SIP环境，封装叠层 36
% M) G9 e0 W7 c( Q! l1.4.4 导入原理图数据 420 i# |4 H9 P$ F5 [7 l6 I
1.4.5 分配芯片层别及封装结构 46
" _0 u- W/ M$ u5 ~6 r2 L) Q1.4.6 放置各芯片具体位置 49; R4 G5 ` u0 V2 }! J
1.5 power/gnd ring 45$ B, H- N5 w0 f& E+ b" M% \
1.6 Wire bond Create and edit 59
: r% w9 y! T) y" k G- M7 `+ e% i1.7 Design a Differential Pair 68
0 L5 i$ m R6 t. x( c4 n' P8 a1.8 Power Split 73% [% u) H+ L$ g# p6 M9 r) X2 P
1.9 Plating Bar 78# [1 O, F$ v' }
1.10 八层芯片叠层 83
7 S, N$ e g S) f, E4 X# B1.11 Gerber file/option 83' b0 o/ Z" @0 k5 l
1.12 封装加工文件输出 91& R/ z/ v& V, ~: C5 N% g
1.13 SIP加工流程及每步说明 100
2 s# [( x7 M' X) d$ P/ D; r1 第7章 FC-PBGA联合设计 7
9 }3 x. [: ]) Y* A& y/ y1.1 高PIN数FC-PBGA封装基础知识 7# f2 p1 ]; T R" ^- ^
1.1.1 高PIN数FC-PBGA封装外形 7# D- {9 z5 Y" m) z# }, m
1.1.2 高PIN数FC-PBGA封装截面图 7
% g, a) e8 d; e1 }$ @% f" l8 q1.1.3 Wafer 8: n: E0 I. m* L& G2 a
1.1.4 Die/Scribe Lines 8
% O0 H( _6 ^' ?1.1.5 MPW(Multi Project Wafer) 82 ~- Y8 ~: U! T8 X
1.1.6 BUMP(芯片上的焊球) 9$ E. A S6 y$ ^- L- i
1.1.7 Ball(封装上的焊球) 9
$ H% t$ t( @3 [3 D' l4 N8 W0 s1.1.8 RDL 10' u& @& l* J4 s$ t3 ?) ^7 Y
1.1.9 SMD VS NSMD 11& [: q3 L6 ]. q; b
1.1.10 FlipChip到PCB的链路 127 v. Z+ c" V; X* M! E
1.2 封装选型 12
& a4 q* L9 i) X& ?; b+ d1 f: [1 p1.2.1 封装选型涉及因素 12' D% Q: z) e# W8 X3 W% w, d
1.3 CO-Design 14
) m; ^. V9 k+ X1 t) H( o1.4 Vendor推荐co-design的流程 14* _. C5 f( L* I) D$ M) Z
1.4.1 Cadence的CO-design示意图 15' `# j: V7 g" v% B) q
1.5 实际工程设计中的Co-Design流程 16
) @( b3 J X7 v# w1.5.1 Floorplan阶段 188 e2 B( H; }* f# n" _
1.6 FLIPCHIP设计例子 293 r9 Z+ l0 X# s Y$ l
1.6.1 材料设置 29 Y, E8 @ [2 U+ H' F! } ^" \+ o
1.6.2 Pad_Via定义： 32
3 p, g# Q* E8 O4 Q k1.6.3 Die 输入文件介绍 34+ s3 C! f c; k! Q: ?
1.7 Die与BGA的生成处理 344 G; d5 B9 {" j7 {8 c! k9 X9 |
1.7.1 Die的导入与生成 34
& S& n( M* p( l1.7.2 BGA生成及修改 38
; A- m/ O A: K& G+ ]2 E1.7.3 BGA焊球网络分配 44
9 s# {9 n% s" ?) N5 l* j1.7.4 通过EXCEL表格进行的PINMAP 47
5 k* c: z% `9 r W; {6 K4 I1.7.5 BGA中部分PIN网络整体右移四列例子 48
5 m* A* G s7 g/ ^( x1.7.6 规则定义 51
2 a1 t- q5 ?/ z0 j( O9 L1.7.7 差分线自动生成方法2 58
( u4 d3 w9 r- r1 R5 U# t7 L1.7.8 基板Layout 58# i5 p+ c: Q, U; B9 g, v7 z
1.8 光绘输出 64
# t; o4 p4 D! }/ ^) P1 第8章 封装链路无源测试 5) P. X5 I( y! Y. d+ o! j7 b
1.1 基板链路测试 5
& e9 [4 ?* u) b& N; {1.2 测量仪器 5
. l3 Q6 ?2 @% M5 O2 w" M! ^/ s1.3 测量例子 5
+ `/ y- `- ^3 R$ d. z0 M1.4 没有SMA头的测试 7; e3 M7 ]5 j* N" d7 v6 A, J( \
1 第9章 封装设计自开发辅助工具 5
# \7 J) z$ l" _- T; F1.1 软件免责声明 50 [3 \$ _, z" h; T
1.2 Excel 表格PINMAP转入APD 6$ |) t* [% }5 h
1.2.1 程序说明 6, t, N$ t1 h( n7 X5 h: H
1.2.2 软件操作 7, A( Q$ A) i' N
1.2.3 问题与解决 13
7 U! b) ]0 y! N1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 14
% R, P2 s% h$ a4 T& S1.3.1 程序说明 14
& Z% \7 z, a" x$ s1 U1.3.2 软件操作 14
+ g% Y4 G9 O/ W! f' N. g' e* q1.3.3 问题与解决 18
% e1 M' Z7 I* i, e) L& ^1.4 把PIN NET格式的文件转为的Excel PINMAP形式 18; h% z; H* T* }8 T9 p G
1.4.1 程序说明 18
3 O- V( j9 ~' _# a1.4.2 软件操作 19& X. B& ?8 N# V6 M& ~
1.4.3 问题与解决 20
/ c) p& f! x" S6 V0 ` |
|
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发表于 2014-7-18 11:56
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楼主
发表于 2014-7-18 15:04
恭喜出版新书
