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把VIA放在pin下面,就会报错

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发表于 2008-7-23 17:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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为什么我把VIA放在pin下面,就会报错呢?怎么解决啊?
, }0 x- F( x* s5 {1 j
6 ?# ?5 v$ h$ A* b. H0 r+ b& t$ H! AVIA上的Pin比较大: ~9 J- J& j4 I5 [$ l9 N7 D3 p) i4 u

0 n% M" |2 c+ q! `9 }[ 本帖最后由 51video 于 2008-7-23 17:05 编辑 ]

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发表于 2008-7-23 17:25 | 只看该作者
先查一下DRC的属性。看是哪个CONSTRAINT的问题。有使用盲孔吗?
谁画出这天地 又画下我和你

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 楼主| 发表于 2008-7-23 21:19 | 只看该作者
没有使用盲孔啊: n7 K! Y$ i/ a2 P4 L% w( ]7 y

9 c$ c' N7 b3 A2 M$ m8 T5 [[ 本帖最后由 51video 于 2008-7-23 21:20 编辑 ]

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发表于 2008-7-24 09:23 | 只看该作者

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 楼主| 发表于 2008-7-24 11:43 | 只看该作者
还是不行噢!. _2 d1 e& F" u, C# S, a
1 u/ F0 @) K4 a0 @! @% Z
LISTING: 1 element(s)1 L; r) O  ~; T8 u; L# Q$ ^, d
           < DRC ERROR >           9 Q+ |7 F: e' \) V/ E5 ?
  Class:           DRC ERROR CLASS7 e: E8 ], v, N! f, L% `6 S) n
  Subclass:        TOP6 m- M* p* y9 d: _% m
  Origin xy:       (1550.00 1450.00)
- b: T) z+ s, C  Constraint:      Pad/Pad Direct Connect
; }3 L" b5 F9 n& O* s# V  Constraint Set:  DEFAULT
) r; S- ^3 e& b* O+ J* w  Constraint Type: PHYSICAL CONSTRAINTS
$ m: [9 Q2 `$ T- ~2 h  Constraint value: NOT_ALLOWED
) J' _( J) L0 c. d. q3 m7 g8 l  Actual value:     VIAS_PINS_ONLY
/ S( _& ~. M1 M% V3 n7 J" U6 o3 b  - - - - - - - - - - - - - - - - - - - -
/ S# s* w6 G; |3 ~( W" S  Element type:    SYMBOL PIN9 h) f1 \3 y, c6 s% ]
  Class:           PIN5 B  O; C7 O- I( ^9 t2 ~
  PIN:          U15.49
  Y! y9 D1 b1 @0 x; J* y& A( J  pinuse:       GROUND
+ W$ W0 F7 `5 P2 Y2 }  location-xy:  (1578.90 1460.78) ) o/ P3 v0 a+ S
  part of net name:  GND) @# _$ a2 ^# o0 k/ U( z
2 V/ V2 x2 B  ~! E' h- S
  - - - - - - - - - - - - - - - - - - - -. G& D' K; F, z+ ^; ^3 ~( N4 e
  Element type:    VIA# D# C1 a1 v  W' c3 _
  Class:           VIA CLASS' H9 Q( f+ J; q0 h4 d. ]8 C/ b
  origin-xy:    (1550.00 1450.00)
- R! P2 X0 I( T( F# r/ I5 T& p  part of net name:  GND3 M, _; x/ T$ [2 G' L
  Connected lines:    1 ( BOTTOM )6 t7 B. W0 V# K; S. J+ r, i+ c* K
  Connected pins:     17 V/ J) n) x5 |0 Z/ |
  Connected shapes:   2 ( GND02 GND06 )
2 e! \8 z& I! y  S) K  padstack name:   VIA10-GEN
& f: D0 X2 ]* n; s. m4 r' @  padstack defined from TOP to BOTTOM1 j$ X  p5 o5 @, v- f* }0 [3 ]5 K3 n) e
  rotation:  0.000  degrees
- p0 n8 q$ i4 |+ v. c& A. w5 @  via is not mirrored3 f& `9 p. p+ X" Z
  - - - - - - - - - - - - - - - - - - - -

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发表于 2008-7-24 11:57 | 只看该作者
2 c: p/ s# x& d4 O5 Y
看是不是这里的问题2 D  x8 R7 {: u. ^5 H1 v7 P* H
把Same net drc这个选项选取择off* \8 p: j. j/ C1 x: z" V
试试
kxx27 该用户已被删除
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发表于 2008-7-24 12:23 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

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发表于 2008-7-24 13:56 | 只看该作者
原帖由 dingtianlidi 于 2008-7-24 11:57 发表 % h" e: v. w0 M! w% ?
9635: g9 b; l. N' p( I, }' r* B# b# {
看是不是这里的问题2 p) ^' ~2 }8 H: l
把Same net drc这个选项选取择off! A% S# F5 U% p
试试
% y5 S% U  k; i: Q) ]* C
有點懷疑你的權威啊﹐
5 j# p0 f  |* d解決此問題﹕  1.首先看drc報告﹕5 L- d  M0 q5 u( v+ K6 C
Constraint:      Pad/Pad Direct Connect
- \0 {+ e6 x: \2 W! t1 dConstraint Set:   DEFAULT
( W+ g, e* l6 AConstraint Type: PHYSICAL CONSTRAINTS      
6 C' B8 r5 T7 f: ^" o) u由此三項我們就應該知道你放的VIA在PIN上違背了physical line/via rule中 DEFAULT中的Pad/Pad Direct Connect 的規則.也就是如果要在pin 上放via的話﹐需修改與此相關的規則。' F) C8 G" Z& Z. F
2.再看出
6 c3 Y+ p( Q4 H3 v6 Y$ b0 g  Constraint value: NOT_ALLOWED) O& ]6 x$ u# n% r4 p2 t
  Actual value:     VIAS_PINS_ONLY
* X( Y7 g6 H, f6 k" s  E就應該知道是規則里Pad/Pad Direct Connect設置為了NOT_ALLOWED﹐而你卻要在pin上放via,所以應該把此項NOT_ALLOWED改為pin/via allowed或all allowed
# U& a! \7 ~" k+ \# W
1 A' z3 i; D" N& h* {2 s/ b$ G) a9 L
) l& z/ I! }+ W5 c3 H
補充一點﹕希望各位以此來學會看report* m1 y/ `) h# ]* @. G0 |3 q9 ~
2 V+ X% F+ @# G7 v+ l
[ 本帖最后由 ade-0902 于 2008-7-24 14:02 编辑 ]

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 楼主| 发表于 2008-7-24 14:44 | 只看该作者
楼上正解,希望各位会看、看好report

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发表于 2008-7-24 15:32 | 只看该作者
如果是同一颗零件上的可以不管它,很多时候drc是没办法完全消除的

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kxx27 + 2 我很赞同

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发表于 2008-7-24 16:50 | 只看该作者
對于樓上的說法﹐不敢苟同!
: c6 f4 v3 n) T2 y! N- KDRC錯誤﹐就是你在layout時做了違背規則(當然由你設定﹐或默認--(但可修改))﹐只要你去修改﹐相信drc一定可消除﹗
5 K  a; `0 \- S當然﹐為了省時省力有些DRC就不必管它------因為自己的板子知道那些DRC根本就不必管﹕如壘放在一起但只有用其中一個的兩元件
1 J% i/ f$ A* E% b0 W- Z(一大一小﹐功能相同)會報元件太近的drc。但此錯誤應該知道﹐但沒必要去消除此drc.

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发表于 2008-8-4 21:55 | 只看该作者

df

楼住说的是散热盘,当然会报错,不要理会!

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发表于 2012-7-18 09:22 | 只看该作者
不错   谢谢楼主
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