DDR等长，谁更长??

纳米小芯 · 发表于 2010-7-13 18:36

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各位高手，小弟最近在做一款DDR2的ARM板子，imx255，那么，在做DDR2等长的时候，
1、是时钟线长海是要求数据线更长呢？？？
2、我现在是数据线等长，地址线和控制线等长，等长的范围是20mile 内误差，不知道是否可以呢？？？

lixc2008 · 发表于 2010-7-13 21:30

我这有DD2和ARM9核的板，官方给出的建议是：
时钟CK,CK#：600-1400MILS
地址和控制信号：CK+200MIL
数据信号:CK+/-125MIL
数据信号DQ[0..7], DM0 = +50mils of DQS0.DQ[8..15], DM1 = +50mils of DQS1
我在实际layout的时候也按照这个做，信号组内误差+-20MIL，没出什么问题

chengang0103 · 发表于 2010-7-13 21:44

回复 2# lixc2008

问下，这些信息是从哪看看到。给个具体地址吧。一直找不到。
谢谢。

yondyanyu · 发表于 2010-7-14 09:04

同样疑问：
三星3SC6410的Circuit Design Guide中描述：
These clock signals must have differential impedance. The length of clock signal is longer than signals in data signal group and control signal groups.
{DQ, DQM, DQS} < {CSn, CKE, ADDR, BA, RASn, CASn, WEn, AP} < {SCLK, SCLKn}

foxconnwj · 发表于 2010-7-14 09:39

要看design guide

liuli · 发表于 2010-7-14 10:57

1、时钟线长
2、你的等长可以，但是还要控制数据和地址等长，起码不要差的太多。
因为一般是：
地址比数据长
地址和CK+/-等长范围100mil左右
DQS和CK+/-等长范围可稍放宽些
DQS和同组数据等长误差尽量小，控制在1mm内最好

纳米小芯 · 发表于 2010-7-15 10:29

本帖最后由纳米小芯于 2010-7-15 10:30 编辑

大家请看这个图片呢！！！我觉得应该是CLK最长吧！！

重要的是要讲理由，我觉得不能乱说，请大家指点！！！

纳米小芯 · 发表于 2010-7-17 12:29

大家给点意见啊！！！

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