DDR等长，谁更长??

纳米小芯

各位高手，小弟最近在做一款DDR2的ARM板子，imx255，那么，在做DDR2等长的时候，
1、是时钟线长海是要求数据线更长呢？？？
2、我现在是数据线等长，地址线和控制线等长，等长的范围是20mile 内误差，不知道是否可以呢？？？

lixc2008

我这有DD2和ARM9核的板，官方给出的建议是：
5 _5 y& W8 k' M' J3 N: R/ n; A' j) p时钟CK,CK#：600-1400MILS
' s7 \* u+ i  J4 k# y地址和控制信号：CK+200MIL
数据信号:CK+/-125MIL
数据信号DQ[0..7], DM0 = +50mils of DQS0.DQ[8..15], DM1 = +50mils of DQS1
我在实际layout的时候也按照这个做，信号组内误差+-20MIL，没出什么问题

chengang0103

回复 2# lixc2008


: e7 C( }3 k% T% h; G2 E    问下，这些信息是从哪看看到。给个具体地址吧。一直找不到。
    谢谢。

yondyanyu

同样疑问：
三星3SC6410的Circuit Design Guide中描述：
+ `: Y/ R& ^4 E' \These clock signals must have differential impedance. The length of clock signal is longer than signals in data signal group and control signal groups.
{DQ, DQM, DQS} < {CSn, CKE, ADDR, BA, RASn, CASn, WEn, AP} < {SCLK, SCLKn}

foxconnwj

要看design guide

liuli

1、时钟线长
0 ^. w& h" V4 }2、你的等长可以，但是还要控制数据和地址等长，起码不要差的太多。
因为一般是：
地址比数据长
9 V  s9 f, Q  x; B' s地址和CK+/-等长 范围100mil左右
DQS和CK+/-等长 范围可稍放宽些
8 }' l: Y8 c; ZDQS和同组数据等长 误差尽量小，控制在1mm内最好

纳米小芯

- _) j7 J" _7 E! r; w# r大家请看这个图片呢！！！我觉得应该是CLK最长吧！！
% A+ P, {2 ]( Q0 n3 P9 h# K5 D5 I5 J2 r
重要的是要讲理由，我觉得不能乱说，请大家指点！！！
6 u8 @$ T+ }5 f8 h! A/ R

, d/ A7 C1 ?4 f# O! j. Y
8 C2 q; V6 v4 J5 z  L0 L" ~



% {2 K) R8 J9 C5 Z+ f2 D



9 {( X  |; t" F2 o1 W4 T& a9 m: c



! {* M' E. R4 [8 T& T6 ]$ U' \1 Q5 e
+ t5 _/ y1 o2 c& r( J9 c$ Q8 [/ a  |

纳米小芯

大家给点意见啊！！！