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一个关于串接电阻的作用问题,求大神指教

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发表于 2013-6-8 11:23 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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我看到周立功的以太网接口电路的时候,由于FPGA的数据、地址线要和以太网芯片RTL8019AS相连,但是以太网芯片的供电电压为5V,而FPGA的IO口却只有3.3V,文献上就说因为这个原因,于是在数据、地址以及控制线都串接一个220ohm的电阻,这个电阻的作用是什么啊?望大神给个详细讲解!多谢
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发表于 2013-6-8 11:30 | 只看该作者
限流。这个说法我觉得比较靠谱的。有时候对于3.3V和5V电平信号连接的时候,有人就不用电平转换电流,直接串联一个电阻来限流!

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 楼主| 发表于 2013-6-8 11:35 | 只看该作者
bluskly 发表于 2013-6-8 11:30 9 N. J) z$ ]1 `: S  V
限流。这个说法我觉得比较靠谱的。有时候对于3.3V和5V电平信号连接的时候,有人就不用电平转换电流,直接串 ...

# E1 I- S) p* H* D/ x恩,是的哦,懂啦,谢谢啊,应该就是对5v电压起一个降压的作用!

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发表于 2013-6-8 13:44 | 只看该作者
本帖最后由 zgq800712 于 2013-6-8 13:58 编辑 7 M& b. j& F, k0 ]1 |# R1 n

9 P% v1 O% |( _- B不想用芯片,又不想换3.3V的芯片,串联电阻就是这个办法。
! X( C7 {5 r2 u# H! d' J/ U; @  S
严格说这种接不好,哈。2 P) _& q8 K" H6 ~1 E3 ]+ l
& ?$ K8 M2 A5 m2 ?- j3 p
* s5 N1 _/ m: i2 p
有些FPGA他有个内部二极管钳位的,PCI钳位  可以把它开起来,在接下限流电阻,5V输入,到FPGA就4.3V了。
& u% t2 }+ W) M# L" P8 j6 m: e- g( t5 z; U+ o  A. z
硬件工程师[原理图+PCB],电驱动方面,无刷控制器,电动工具,太阳能无刷泵,锂电保护板,仅限Altium。

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 楼主| 发表于 2013-6-8 14:06 | 只看该作者
zgq800712 发表于 2013-6-8 13:44   _% n* }7 [! P  G5 K6 A- Z9 }
不想用芯片,又不想换3.3V的芯片,串联电阻就是这个办法。
  Q% O0 m( Y- ^/ q" ^
* E- W8 D* j! V: J. X严格说这种接不好,哈。
7 W% @2 @9 S. R' E
这个对于我有点高深,谢谢你的指教,我再去研究研究,我还不知道有个二极管钳位

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发表于 2013-6-8 14:18 | 只看该作者
本帖最后由 zgq800712 于 2013-6-8 14:22 编辑 6 `% o" I0 g; Y
pipiliang 发表于 2013-6-8 14:06
" [; x0 K- i( G! e  u4 u这个对于我有点高深,谢谢你的指教,我再去研究研究,我还不知道有个二极管钳位
( K* x3 q( I2 }
* S- |8 r3 \  x3 I6 Y

1 j: a8 `$ J7 H" G2 Z+ p
7 h8 c0 q. C, X5 P: C3 A2 u# |4 K4 |2 ^3 W
, Q, q# ]; s) ~  k& p

9 n/ ~+ Z- F7 J2 t7 g* d
/ E3 R2 M! K/ d: U0 G7 I6 N. ^$ m0 q% ?1 n8 k* s& M; L
2 }; j) ?' x2 W( f4 O
看上面这个题你就知道,输入电压高了对器件寿命是有影响的。$ |2 W" F# N5 V) z: G" f

" L+ L) k) G! P% G( H! R+ O% \
& {( w0 N6 M3 ]8 L, I* BThis 10-year period* |# P/ \) s! {7 V+ D
assumes that the device is always turned on with 100% I/O toggle rate and 50% duty
$ `# O. z/ \- T- ]; P1 U1 n: |# A( Kcycle signal. For lower I/O toggle rates and situations in which the device is in an idle
" q- A! I! `+ m, P7 V& Kstate, lifetimes are increased.

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 楼主| 发表于 2013-6-8 14:32 | 只看该作者
zgq800712 发表于 2013-6-8 14:18
. t( C3 Y# L3 p* V看上面这个题你就知道,输入电压高了对器件寿命是有影响的。
4 m9 Y+ F) @: S
搜噶,懂啦,谢谢啦!学习了

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发表于 2013-6-8 14:39 | 只看该作者
本帖最后由 zgq800712 于 2013-6-12 10:12 编辑
5 r; _) i# A% s
+ }1 c4 [  F/ C8 ]% m
. }: B, M; \4 @
/ W" y3 I' `6 h* h再来看看上面这个图 FPGA 开启内部弱上拉电阻的阻值。; {8 ]: _; e4 V3 A
可以看到3.3V下, 最小7K 典型25K 最大41K ,
' n& Z; T0 {3 Z( B7 j7 ?" L4 a9 x# F+ y
9 i; `  {" P8 f/ B0 c5 Y' F, I) `8 H
如果和FPGA连的那个芯片可以设置为开漏输出,或内部弱上拉或外接上拉电阻10K,47K,
5 a3 O# l" J3 g0 s- u9 p* {FPGA和芯片之间串联一个数百-数K的电阻* P) ~4 x* @! i; n. R1 v

3 K& Y1 \- z) z7 C" U- q8 |按这个算到FPGA PIN上的电压按分压算,算出来看看是多少? 在PIN 定位到有PCI钳位二极管的bank中,这样就万无一失了。
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发表于 2013-6-11 00:23 | 只看该作者
不知道,这么理解可以?PCB设计中的阻抗匹配问题。( i( [' R+ M& c& K: r7 g. G
CPU和FPGA链接时,比喻地址线,数据线,控制线,信号在传输过程中,都会有干扰。2 L0 z" v( r3 d
如果一个信号的边沿非常陡峭,容易产生过冲。串联电阻与信号线的分布电容以及负载输入电容等形成一个RC电路,这样就会降低信号边沿的陡峭程度。
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