ddr3分享一下设计。

chisir2000

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+ A7 l0 }+ L" |+ q3 D3 r

cousins

你要看你是做什么产品的
工业级，军事级的才可能满足你3W的要求，大部分民用的消费级产品很少有满足3W的。
第九条要放在ddr颗粒stub前。
第二条25mil太夸张了，虽然很多design guide上是要求这样，但是即使你25mil等长了，未必你的延时就真的是这样，这和你路径上的过孔，拐角，蛇形绕线都有一定的关系，所以我的建议是100mil以内。
5 j$ d6 p* C% f8 _- T8 X+ l1 Tcmd/addr/ctrl不必那么严格，有write leveling帮忙调shift to ck，所以你控制在300mil以内就可以了。
" W6 E) d9 o: d0 J/ Z8 Dvref做屏蔽这种事，有很多公司都这么做，我是没干过，也没见有SI问题。
其他都还是可以的。
fly-by拓补的每个颗粒clk对应的颗粒内的DQS约束即可，不用全部等长。write leveling是个好东西。
  L  P% _) }$ g- w+ p. R

cousins

ggbingjie 发表于 2014-12-5 08:54
6 i- P0 i: D$ {我想问下，数据组与数据组之间有没有时序方面的要求？

没有直接的要求，通常是组内DQ-DQS
但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长是最笨但是较为有效的做法，但是未必是时序裕度最大的设计，通常芯片内部还会有bump到die的线长，那未必是等长的，何况还有封装引起的上升沿变化使得相位偏移，所以，还是用模型仿真确定需要多少。通常300mil以内就能满足基本的时序要求。
! k/ H& i; _& x0 Q( L
' W# J) T/ h" O4 J6 z9 s& x

cousins

zhanglin880126 发表于 2014-10-24 11:59
同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
# w; P* V0 x* g' ]6 }
所以建议电感下部不要走任何其他网络线，包括地。
  v1 ^3 [1 ~0 d  T0 |: i+ [4 h6 B8 v

liangweiss

下载学习，多谢分享，顶一下

mintjelly_abc

电感 L1 在2~4层对应的部分都挖空了，能解释下作用吗？

zhanglin880126

同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

1010422901

多谢分享！

mc516

好人啊，谢谢

kiddy01

多謝分享

tb52088

说是不要钱的为什么还要体力的

qiantan

ls的，看帖不仔细啊  明明有baidu 盘。。

zhanglin880126

cousins 发表于 2014-12-4 15:00
9 d5 l/ j& |  C6 k通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
( D. i+ T5 M0 ?. P' p) V" n
$ z( s, p7 `) x5 i1 X" j, P$ s" z3 U ...

那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？
/ _3 C7 g' z5 H0 G

ggbingjie

cousins 发表于 2014-12-4 15:00
6 S+ c3 I# O% K+ D6 o6 X通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。

9 U. b- H% j" Q- E9 u( w& s ...

4 s% w7 [8 ^! _+ C( y# B我想问下，数据组与数据组之间有没有时序方面的要求？

cousins

zhanglin880126 发表于 2014-12-4 15:42
那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？

$ o5 g3 e. W/ c1 B1 i0 A6 _临近的层就够了。
5 W# B. A8 T. c$ ~2 u5 X! x* _2 s" b

ggbingjie

cousins 发表于 2014-12-5 09:00
7 S& F" l, L: ?! q没有直接的要求，通常是组内DQ-DQS
7 a/ \2 D2 Z& H  Q但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长 ...

/ i6 T7 O( e% |3 NDDR3的规则
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