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1 第1章 常用封装简介 6
3 w. _4 K) @1 q- \$ D2 q1.1 封装 6
- k Z c; B4 R' d5 o/ J: w- X1.2 封装级别的定义 6
; D8 H7 i) E% l% d+ F) V1.3 封装的发展趋势简介 6
1 y# C: \1 D8 Z/ ~0 d( b4 h1.4 常见封装类型介绍 90 \8 Z/ U1 Q, b
1.4.1 TO （Transistor Outline） 9$ O+ l. u) S) K; ] p) z
1.4.2 DIP (Dual In line Package) 9
$ m7 \0 f' R2 @- v1.4.3 SOP（Small Out-Line Package）/ SOJ（ Small Out-Line J-Lead Package） 105 I m3 a1 K3 o/ l
1.4.4 PLCC (Plastic Leaded Chip Carrier) 11
- b% i' V$ R4 L3 v1.4.5 QFP（Quad Flat Package） 11$ C4 I. p1 O7 l; ^# P; `8 t
1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 16
9 q" I% ^' n+ q; W; A9 R3 k0 j2 N8 X6 m1.4.7 Lead Frame进化图 176 y1 D" X# E) h5 g, g! r
1.4.8 PGA(Pin Grid Array Package) 170 h, @% B0 {% S0 W T, @* ~" d
1.4.9 LGA (LAND GRID ARRAY) 18
% x- [) w0 y* R6 N+ i) P5 {1.4.10 BGA(Ball Grid Array Package) 18+ n6 ~& ~8 {8 k9 y& j, }% d. r6 M
1.4.11 T BGA (Tape Ball Grid Array Package) 19* U+ u% U( F$ A
1.4.12 PBGA (Plastic Ball Grid Array Package) 20
, @' @3 {0 n# V. _; o1 V1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21( K3 Q ]: l3 c# x/ B1 J
1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22
9 T0 \8 F; L% W: o6 c9 l1.4.15 WLCSP（Wafer-Level Chip Scale Packaging Technology） 23
3 q8 d3 Z3 {$ a" ?1.4.16 MCM(Multi-Chip Module) 256 K+ i. B- }3 ~5 y6 j" C
1.4.17 SIP（System In Package） 26, ?7 C P' K$ w0 m
1.4.18 SOC 274 s0 I* L5 l9 }1 S/ m
1.4.19 PIP（Package In Package） 30
7 g/ o& \) S( h1 x4 i- y8 c s/ B6 V1.4.20 POP(Package On Package) 30. x5 i5 t% ?2 i+ a, |. N8 X
1.4.21 TSV (Through Silicon Via) 32( D* V6 I9 c$ X# c9 T% G
1.5 封装介绍总结： 34
" h9 q( \6 O' i2 _5 k1 第2章Wirebond介绍 5& g9 h7 z$ f$ z5 y$ P
1.1 Wire bond 特点(成熟，工艺，价格） 5
& i+ c7 h6 |: d$ E t+ W2 X1.2 Wribond的操作过程(每步骤有图) 86 B% y1 n: ~& d6 ?% |6 }
1.3 哪些封装适合于使用Wire bonding工艺 12/ |5 y/ c1 [# r3 x+ t0 j2 E
1.4 Wire bonder机器介绍 14' o9 P) H& a/ t! o6 [
1 第3章 LEAD FRAME QFP封装设计 6
( q' P6 t6 r3 n1.1 QFP Lead Frame介绍 63 l( J% o# r6 g* c( s5 L
1.2 Lead frame 材料介绍 8
, H3 A+ ~" _" V+ C- j& @5 j) M1.3 Lead frame design rule 8
; G6 p! j" o% e7 f6 I7 M/ p3 `1.4 QFP Lead Frame 设计方法 10
; e4 a2 {, G7 r [/ m6 D9 {1 ^6 @1 d1.5 Wire Bonding设计过程（以autocad为例） 17! z! T- R) c6 A
1.6 Lead frame Molding过程 22
3 A; P \7 Y2 S2 d3 M, i/ W$ A1.7 QFP Punch成型 (整块没Punch lead frame的图) 24. ~5 G0 a" ]0 S: T9 k( J1 a
1.8 常用Molding材料的一些介绍 26! n3 D% s) Q( b3 a+ T% w1 K' L
1.9 QFP lead frame生产加工流程 28
, K/ w: {) @ _3 _* K0 u8 q* C/ `2 o+ e0 g8 d( s! p
第4章 PBGA封装设计 75 X& q) a- L% |2 Z8 c
1 WB_PBGA 设计过程 7
( x' W) ?( T2 {: ]& @1 Y1.1 新建.mcm设计文件 7
1 N, l' J: K1 Y( ~3 N3 \1.2 导入芯片文件 8
' c6 }( f1 a$ A2 o: i4 Q- g% u3 T1.3 生成BGA的footprint 13, P2 L3 _- Y7 e! a
1.4 编辑BGA的footprint 17
, U1 |6 F5 G9 X6 T1.5 设置叠层Cross-Section 20
4 F8 `) M; _# U! m- ~1.6 设置nets颜色 21& v; p0 Z: K7 R' X
1.7 定义差分对 22
' Y( D% ^" P' o; ^* d" t/ ~1.8 标识电源网络 238 q$ S$ L' Y" g, q3 D
1.9 定义电源/地环 24
9 {- @6 U+ W- F" i C1.10 设置wire bond导向线WB_GUIDE_LINE 27
9 j( s' m9 A6 ^$ d9 Y' |. N" W3 G1.11 设置wire bond 参数 30) R1 Q4 _6 G8 P6 y9 h+ ?
1.12 添加金线 wirebond add 34
. l) Z6 \3 N: P1.13 编辑bonding wire 368 Q1 s9 Z7 j/ w" ~
1.14 BGA附网络assign nets 38
1 J/ \; ~- \# t j9 n: S1.15 网络交换Pin swap 420 X( W/ w1 w+ @; x f- F9 _
1.16 创建过孔 44/ t/ w) o! G" w- M
1.17 定义设计规则 46
2 a+ v. A# b4 b. l9 i- q1.18 基板布线layout 490 i+ e& j; N& g1 o+ i, }
1.19 铺电源\地平面power/ground plane 519 A h z4 \; N+ \
1.20 调整关键信号布线diff 53. z6 o/ J2 [+ s+ \: m8 k
1.21 添加Molding gate和DA fiducial mark 56( v ^; {$ b: K, R
1.22 添加电镀线plating bar 58
& J( p; R3 K2 P- @6 A& m' i2 L2 d1.23 添加放气孔degas void 62
6 R9 a% s) h) C1 W: x r1.24 创建阻焊开窗creating solder mask 647 X) U. \: T' X" } i5 Y
1.25 最终检查check 67$ X$ ^5 V* I9 j% `- `
1.26 出制造文件gerber 685 |9 Q! C$ F, O2 w7 u& o7 a
1.27 制造文件检查gerber check 72! Q- M" {, T1 t1 k. a9 ^
1.28 基板加工文件 740 y; ~; h+ ^4 z$ _. D
1.29 封装加工文件 75
0 S X. ]3 J) |6 m: M# U
3 A# f' r& {# C6 j! u1 第7章 pbga assembly process 78 E6 e) T5 F6 ~
1.1 Wafer Grinding(晶圆研磨) 7
A% b. P3 M$ F) F2 x' _" i; Q1 V1.2 Wafer Sawing(晶圆切割) 9
% P1 L. H5 E' ]; r& x8 q1.2.1 Wafer Mounting(晶圆贴片) 10
9 C+ c w0 K/ L1.2.2 Wafer Sawing(晶圆切割) 103 S! E/ l8 e* U' Y0 a
1.2.3 UV Illumination(紫外光照射) 112 p2 j3 a; Y+ Y, J& A9 ~. P# G( X" B
1.3 Substrate Pre-bake(基板预烘烤) 11
& a* y* y; |0 @% b& Q* P1.4 Die Attach(芯片贴装) 12
1 E B% z6 ]+ R' T' ^! M1.5 Epoxy Cure(银胶烘烤) 14+ {3 r( a( I. r2 x6 C' ]2 z9 F
1.6 Plasma Clean (电浆清洗Before WB) 14/ l8 [& Q; s2 {# G6 ?' g
1.7 Wire Bond(金丝球焊) 15
' X- |. x7 V5 L( ]. x8 ? ^ j1.8 Plasma Clean (电浆清洗Before Molding) 17
5 X$ U2 F& p0 E9 F, ]. g3 H1.9 Molding(塑封) 180 D& g% v" a* i- l
1.10 Post Mold Cure (塑封后烘烤) 19
: A6 |+ L3 P, v5 Y! Q( w1.11 Marking(打印) 20* M# c' m: T$ c6 m
1.12 Ball Mount(置球) 22
4 [/ s% E$ [. k- |& p. l& R& D1.13 Singulation(切单) 22
$ D' K3 K4 m% {9 E6 N# J1.14 Inspection(检查) 23, N5 n, B, q3 B+ q X- e0 Y* {
1.15 Testing(测试) 24
& G; o' k- X2 @: O) T1.16 Packaging & Shipping(包装出货) 25
; L/ B& o$ d' X& E+ ~# T1 @4 i( ]6 m3 D- f, W& c. {, B
1 第6章 SIP封装设计 87 I' E" r# S' J& ]
1.1 SIP Design 流程 9) }- U' Z3 j% p1 V$ |( D; H
1.2 Substrate Design Rule 11) R: M* l8 O8 X f& n
1.3 Assembly rule 14) \9 H. f- v. F$ g$ b
1.4 多die导入及操作 16" \) ^9 G* Q C/ n$ y n. t
1.4.1 创建芯片 16% u* q3 J; C) {; S$ h# b
1.4.2 创建原理图 34+ @( I! u7 ^/ X# K$ R1 o
1.4.3 设置SIP环境，封装叠层 36
9 f! z& b% e; h1.4.4 导入原理图数据 428 C+ N$ S* w3 `5 n6 u' b: Z
1.4.5 分配芯片层别及封装结构 46
8 H5 f' ] m4 e9 i1.4.6 放置各芯片具体位置 49
9 _8 q5 O/ F0 C1 J. m1.5 power/gnd ring 45% {; {6 ]$ G7 T" v) \: U
1.6 Wire bond Create and edit 59
5 v3 D5 k$ z$ i2 g @1.7 Design a Differential Pair 68
3 U" l& x v3 m1 f2 r6 |1.8 Power Split 739 |1 O% ~) T, W! W
1.9 Plating Bar 78
^% {( r% S- [5 @! n5 u1.10 八层芯片叠层 83
: ]( W* e. L$ i+ X2 ?7 h, [! D" {1.11 Gerber file/option 839 v! _& w$ h, n6 Y
1.12 封装加工文件输出 91/ ]+ R! @8 X# k
1.13 SIP加工流程及每步说明 100
' U7 h/ I5 n" Q- @7 |% S5 L1 第7章 FC-PBGA联合设计 73 c( ~; H1 p" v3 H5 J
1.1 高PIN数FC-PBGA封装基础知识 7
9 ^ l5 F# }4 c# a2 t, z1.1.1 高PIN数FC-PBGA封装外形 7
4 e8 |, ^* U; Q+ V1.1.2 高PIN数FC-PBGA封装截面图 7
$ M( J( t# N+ w7 h: G! |1.1.3 Wafer 8
8 @& B) W3 h$ ?+ y" r: {1.1.4 Die/Scribe Lines 8
+ H! }1 K/ F6 m |1.1.5 MPW(Multi Project Wafer) 8! y s1 `- R# g) Q& L5 m% o6 g
1.1.6 BUMP(芯片上的焊球) 9& i7 y# t& S- i9 S; }" s4 E
1.1.7 Ball(封装上的焊球) 9
$ A8 N+ ~( b* Q: B& |: x& e' |1.1.8 RDL 107 c$ V( j7 [% B2 q: s
1.1.9 SMD VS NSMD 11
4 N& ?# ]% F- m5 H8 B0 z1.1.10 FlipChip到PCB的链路 12
" N; R0 `& c. d1 Q- D1.2 封装选型 129 ^/ N/ I* G* `9 M- L% j1 f& t A3 g- J
1.2.1 封装选型涉及因素 12! c/ t5 {* [9 a4 e7 }+ |
1.3 CO-Design 14
! `2 ?+ f* r0 i! ^1.4 Vendor推荐co-design的流程 14# n- ]% _+ I0 a4 R# [( f
1.4.1 Cadence的CO-design示意图 15
! Y. U3 i5 f5 N+ h: I1.5 实际工程设计中的Co-Design流程 169 C9 R n3 f1 A0 Y0 S
1.5.1 Floorplan阶段 18( ?2 T% T& l( S- Q Q Y% L
1.6 FLIPCHIP设计例子 29
( x0 q2 ?; m. O/ X( C2 x3 `1.6.1 材料设置 29
2 b$ d* g, a% I+ N4 b2 U' F1.6.2 Pad_Via定义： 32 P5 J! G; S6 ]5 W" p* r0 A" F8 @
1.6.3 Die 输入文件介绍 34
) {7 }; c" ]: O% @* }1.7 Die与BGA的生成处理 34
5 l3 F1 ~' Z2 Q9 v3 O! X" X1.7.1 Die的导入与生成 34# y8 b8 f! H# y# q- C
1.7.2 BGA生成及修改 384 v: x! I" L$ w X" F9 R5 e+ I
1.7.3 BGA焊球网络分配 44( { a8 _( s' r2 y$ M% l8 v
1.7.4 通过EXCEL表格进行的PINMAP 473 v1 [/ n1 [7 ~+ h# O3 m
1.7.5 BGA中部分PIN网络整体右移四列例子 483 G$ H) u- [9 ?0 `
1.7.6 规则定义 51* A2 d! k9 S) }/ Y1 v
1.7.7 差分线自动生成方法2 58
; j' k# H9 U4 k7 _# _" t1.7.8 基板Layout 58
, b3 Z8 I% x+ A u+ w1.8 光绘输出 64
; `0 H W0 O: A( S f7 q. O1 第8章 封装链路无源测试 54 S4 I& l. f! B/ @: u7 I' h I
1.1 基板链路测试 5
) P# [' Y3 w* d: }" _6 U- c1.2 测量仪器 5
- @* h4 K v: ~ u1.3 测量例子 5
6 x/ c& H i5 {/ P5 F; b1.4 没有SMA头的测试 7
" @2 P, N/ ~- i* M3 W1 第9章 封装设计自开发辅助工具 5
" F E* u4 K# U! |! ]1.1 软件免责声明 57 T3 r+ U9 \2 [: [* T( S0 {. ^7 C
1.2 Excel 表格PINMAP转入APD 6
% \7 c6 b1 I5 P( v1.2.1 程序说明 6
0 y( s) u5 O2 S5 `2 q1.2.2 软件操作 7
( B, w; e7 k' w: Y1.2.3 问题与解决 13) q# p, ?+ _* M. M ?% G
1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 145 ~4 ]4 T8 u9 l7 \. l
1.3.1 程序说明 14/ X! L- t% W7 R7 h5 x
1.3.2 软件操作 14# m" [" b4 n! j4 D. V' B; Z8 A
1.3.3 问题与解决 18, U) t/ R% M/ E, d( X
1.4 把PIN NET格式的文件转为的Excel PINMAP形式 18
/ G' u' T1 x% C$ }) C1.4.1 程序说明 180 q; \8 G* c2 N9 B) Q7 a
1.4.2 软件操作 19
: a& B. p& c0 K1.4.3 问题与解决 206 x6 G" \. V) n" _6 x. L7 r
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楼主: amao
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楼主
发表于 2015-2-2 17:41
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