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两年拉线工试一下。& ?1 |2 Q; T1 Q; r2 N& N9 g2 X6 s5 d
1，pcb上的阻抗怎么控制？2 N$ K2 @, c, L4 b9 C, z
板材、板厚度、PP片厚度、线宽（差分线线距）来控制信号线阻抗。' A' C' W. z* ?, `, x
2，信号线的传输速率是多少？
3 M6 [ M f& A: g8 @0 Y6 x% y约等于 Er^0.5*光速' @6 p3 C- n n+ i$ a
3，CMOS器件输入管脚在电路中要如何处理？为什么？
, e, U5 `2 z1 v! d1 c3 X接上拉或者下拉电阻，输入高阻。! C+ @8 N5 ~: P: W. G5 R' o
4，TTL电路不能直接驱动CMOS电路的原因是什么？
3 F4 U: F6 H. K1 |; _; vTTL跟CMOS定义高低电平不同。TTL 高>2.4V，低电平<0.4V;CMOS VCC 0V
' C p$ |/ [3 v5，较长的时钟信号要走带状线的原因是什么？5 S3 j; ~1 s" `: c2 v$ A: V8 s
长的时钟信号容易被干扰也容易干扰其他信号，带状线一般上下两层都有屏蔽层。& A+ t( b4 L, l+ z( X
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
: b, B. t9 g/ z要错开两排焊盘吧
% u; l3 n! o$ r: `1 2跟3 4中间距离远点，中间还是要T点，两两菊花链。跟核芯基本成对称
5 Q8 s- S% _6 c* c末端匹配靠近两两中间的T点，时钟匹配靠近DDR
) e9 S u4 s; s' Z' j' E: G其他没有太多要求吧，跟核芯距离适当点。5 O: n7 @1 S' N) |# t) k' A- [) W
7，ODT信号有什么作用？layout应如何处理？
$ B R; Z# ^4 e2 D- TODT就相当于一个末端匹配。跟地址控制一起等长。; A2 `: _* Q9 m( t$ K7 c r
8，VTT和VREF是否能共用？为什么？
5 f7 \: k, [( l l% { Q不可以。VTT一般是给终端电阻用的，VREF精度要求高，共用容易被干扰。
0 p4 i" q/ N7 I" D3 |9，DDR3的最高工作频率是多少？
5 Q2 D9 Q: p) _; b1.6G？: A8 m% \1 p2 c$ X
10，多片DDR3为什么优先走fly-by拓扑？8 m% V. i' r$ W/ i
也有走星型的，只是从信号完整性来看fly-by更好。 |
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楼主: jimmy
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发表于 2014-6-1 09:53
