【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

Iric071

我没接触过仿真。。顶了各位再学习。。。。
不晓得你们所说的仿真是不是zuken里面有的那个什么ansoft,lightning,傳輸線分析一樣阿...都沒整過阿

hpcbdesign

学习一下

ivyyvi

应该是 资料吧 ，瞅瞅 ，谢了 。

liulinjievvv

正在学习SQ，楼主是强人啊！

liulinjievvv

问题一：版主在讲buffer delay时，图中的C点输出的是CLK还是Data？
             如果是Data，Data在Clk的参照下输出，所以有Logic delay。
             如果是clk，则C点输出的clk是由A点输入的clk处理得到的。
: J' o; B- E' |) h5 n4 L( D' v. B             这样理解对吗？
+ x3 R! f& U" Y" A% e+ o& b( s& F             A点输入的CLK是驱动信号吗？（晶振产生的clk或别的IC提供的clk）
- d8 i$ C* L3 x# [- k$ _, U            我们在用SQ仿真时，仿真图上只有buffer delay 没有Logic delay ，是这样吗？
  D1 o, W5 f7 T: P; u- i            那logic delay 对我们没什么作用，是吧！
4 j8 n( Z* n4 k- _. a* m问题二：版主说实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。
4 H8 D8 i7 d+ G* [9 q: f              
我们将IBIS模型中的输出参数更改为实际的负载参数，就可以了吧？
4 S" W1 O) [" ]4 {2 S1 y问题三：版主在37楼的图片中，buffer delay waveform 对应下图中的A点波行吗？driver waveform对应c点波形吗？

谢谢版主回答!!!!   不胜感激，嘿嘿！！！

forevercgh

问题一：时钟同步系统中，C点为所有参考CLK的信号。当然不会是CLK
+ N$ R" ^% _  x问题二：有人提出过这种方法。我没去验证过，你不妨自己试试。不过，datasheet给的timing参数是test load参数。你即便在IBIS中修改了，也没意义啊，一样是要修正Tco。
+ q1 ?. ^  m4 H1 [4 L7 ~2 Y! \) y问题三：C点
5 }1 i" [6 O; T# _
大家多多讨论啊

; U1 D, h( ~6 ~' o 我的都是 一面之词

xiaopengzi2001

各位大大好腻害哦，呵呵，学习学习

huangbin1984

我也来报道学习了~

yingxionga

学习了不少知识

路人丙

看看，谢谢！！

richedy

谢谢,辛苦了

beibei205

学习学习

yyangbiao

学习

Michael123

这个帖子是真有水平 支持下！  我会常来的

tmxk

好东西