【问高手】关于多层板的布局布线的问题

Chenxiang_li123 · 发表于 2012-11-3 19:41

很不错，我只知道这么做，为什么这么做不是很理解，领教！！

yaoxiao0302 · 发表于 2012-11-5 22:15

PL281 发表于 2008-5-4 09:35 + V1 M/ W3 {0 N; k ^
对阻抗控制很严格的线,我会选择TOP或者BOTTOM.原因如下:
( F) N% }( z2 |( P3 g# N, d对于多层板,对于50ohm阻抗,内层往往只需要线宽 ...

你在第一个帖子上说时钟尽量走内层，减少辐射干扰，为什么在这又建议走表层呢？我可以不可以理解为，当时钟阻抗要求严格时时尽量走表层，而对于时钟阻抗要求不严格时是不是应该走内层啊？

yaoxiao0302 · 发表于 2012-11-5 22:17

matice 发表于 2008-5-11 14:50
+ W0 @# {% c% ~8 h讨论一下对于时钟线的处理
* X v ^" c" k: q" ]/ S3 f! ]( C7 y: o# O$ E4 f/ g" b
现在的元器件一般都是表贴元件，所以，对于时钟线，我一般都走表层，目的 ...

建议当时钟打孔时旁边打个地孔，可能干扰会小点！

rose_333 · 发表于 2012-11-6 17:47

alooha 发表于 2007-10-9 16:33 7 [# z* p3 m5 J) P8 I3 G
这是个鱼和熊掌不可兼得的问题，下面简单说下内外层布线的特点：" K0 W; M8 R3 w. H$ }$ G6 F5 {
（1）表层（TOP和BOTTOM层）布线7 i' y1 d F& o* r2 W
...

从TOP打孔到BOTTOM，就没有STUB。
而从TOP打孔到内层就有STUB。这有什么区别吗？理解不了，给个简单明了的表述呗！{:soso_e163:}

suicide915 · 发表于 2012-11-8 15:15

什么是via stub effect

gavinhuang · 发表于 2012-11-19 15:18

PL281 发表于 2008-5-4 09:35 0 u& u0 @2 G& E0 n
对阻抗控制很严格的线,我会选择TOP或者BOTTOM.原因如下:; q) ?0 [0 I1 Y+ {
对于多层板,对于50ohm阻抗,内层往往只需要线宽 ...

你们的叠构好奇怪啊! 0.5(SD),1.9(SING),2,7(PP),1.3(GND),外层stackup

lxm11544 · 发表于 2012-11-19 18:42

rose_333 发表于 2012-11-6 17:47
; S# `9 j7 u6 K4 g; F; `- {从TOP打孔到BOTTOM，就没有STUB。
& G: [2 V" o+ ]0 ?) A' i0 q而从TOP打孔到内层就有STUB。这有什么区别吗？理解不了，给个简单明了 ...

我的理解是对于通孔而言，如果从top到bottom当然没有stub,但是如果是信号的内层，从该内层到bottom的那一截就成了stub

chance007 · 发表于 2012-11-26 17:15

强人

hhgjLcd · 发表于 2012-12-2 15:36

MARK

春雨过天晴 · 发表于 2013-3-20 15:32

高手啊

ruqin606 · 发表于 2013-6-13 10:00

听过，还是不懂

烂泥桑 · 发表于 2013-11-19 16:22

高人出现了

917406525 · 发表于 2013-12-23 15:22

感谢分享

逍遥剑客 · 发表于 2014-2-17 16:15

不得不顶

IT农民工 · 发表于 2014-4-12 10:03

受益匪浅

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