★★★ 大家一起学PADS （一）★★★......【有问必答贴】

安瑞

我现在用是这种的
+ ?. W% Y, f8 }1 p2 x  C

江峰

2 @- @5 ~4 ^; q
sch pcb.zip (285.96 KB, 下载次数: 15)

2011-11-25 19:43 上传

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，版主，我里面的logic导入layout怎么就立马会关掉layout程序，帮忙看看


jimmy:

5 f5 P4 \9 P  h' K0 q, M; O我用pads9.3打开，一切正常，可以正常打开。

应该是你的软件没有破解成功。附件是转成2005格式的原理图和PCB
4 r/ t  d) i  O7 }
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2011-12-22 14:12 上传

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rvmoon

请问楼主，我刚开始学pads07，先发现原来自己做的元件有问题，导成pcb时老是出问题，出现如下提示：
7 r, z9 q7 Y- J# O# NReading file --  C:\Documents and Settings\Administrator\桌面\my_RF_circuit2.asc
ATTRIBUTE VALUES
NET GND
' h& B7 T- M( Q' i* {Warning: Attribute of type description not allowed for specified object
. N+ C- v. h+ ~' h. i( B" i**INPUT WARNINGS FOUND**

这一般是哪里的问题，如果将来把把元件修改好后，如何在logic中统一的大批量的更新同一类型的元件？
. ^. S: W8 r0 F8 r& c谢谢啦

rvmoon

楼主，我的问题已经解决了，自己总结的如下，不知道对不对：
* U8 ^% w/ V$ t+ ?& M& f3 b! A8 w' Z1、pads中只能对part添加描述attribute，不能对net添加描述（一个芯片的引脚需要通过77欧姆的微带线接地，我之前对引脚和地之间的连线添加了attribute，就报错了，后来删除之后就好了）；
! D% ~8 d5 u; H, h8 Z" S( |+ @2、自己画的电容元件，在做元件的时候，在part information for part对话框的pins选项卡中的的type，把两个引脚均选择了source类型，后来在原理图中，需要电容接地的地方（如电源滤波），pads认为source和GND直接相连了，就报warning。后来把两个引脚source类型改选成了undefined之后，warning就消失了。
4 A6 Q- T% ]2 T* y( P0 Q) V7 Q应该是以上的原因了，呵呵，自己是个新菜鸟，以后还多向楼主请教

蜗牛宝

jimmy,你好！
* I8 \- o+ @% p6 S2 ?8 G* n想请问下您有没碰过这种情况，就是新建封装中不是有个decal wizard，打开这个窗口，正常来说应该是全部显示，但是现在出现整个窗口无法全部显示的情况。（过大，无法拖动显示窗口）调整了电脑的分辨率也不行。

Alsen

江峰 发表于 2011-11-25 20:01
3 V( L' P* _  d! X3 g' l，版主，我里面的logic导入layout怎么就立马会关掉layout程序，帮忙看看

9.3版本导入网表，LAYOUT正常；建议你先把原理图导出TXT格式，关闭软件，再打开软件，重新导入到原理图里再导入PCB试试！

For_a_better

请问pads里面的flood与hatch有什么区别！！

jimmy

For_a_better 发表于 2011-12-2 14:50
# O7 T: m9 L9 \7 @+ m, w7 P请问pads里面的flood与hatch有什么区别！！

, r3 Q( V: S- B  w) m' }

9 g5 j0 u9 ~8 ~2 t1

天下小兵

楼主,在POWERPCB导ECO进去,当封装改变时,有没有办法不删掉走线.

如风

在SCH与PCB比较中出现如下信息：PCB Net List Errors Report - led-2.sch - Wed Dec 07 14:41:54 2011
------------------------------------------------------------------
5 f8 ]# b" W0 p7 G3 L* i& ODesign to Library Part Consistency Check
6 R: q+ N, L. a& X----------------------------------------
% o, Y! Q4 e  ]. e! BNo Library consistency checking errors.

Single/Zero Pin Net Warnings
0 F- V# P$ ?+ Z----------------------------
& a8 h. m3 U/ q! \) xNet $$$2 has less than two pins in PCB net list file.
) m4 \. j. O- O
Schematic Connectivity Errors
-----------------------------
% l$ v+ ]; q7 \; fNo connectivity errors or warnings.
8 |- v' M( h5 X) Z2 M****************************************
UNMATCHED NET PINS IN Schematic
: j. F8 b5 ]' u, I( q8 Y  B! F/ L-------------------------------
$$$10827            C11.1        
$$$2                R37.1        
GND-2               C11.2        

UNMATCHED NET PINS IN PCB
" T% {' [8 ?! {! q4 o1 L-------------------------
; K1 F& b* ?9 X" U$$$10827            C11.2        
/ K% B* P/ k& n# g" w/ t* i) Z$$$2                R37.1        R7.3        
GND-2               C11.1        R7.2        
1 w+ e$ T: l% l2 h2 p$ u检查PCB与原理图中连接相同，但为何会这样报错？

如风

如风 发表于 2011-12-7 14:41
在SCH与PCB比较中出现如下信息：PCB Net List Errors Report - led-2.sch - Wed Dec 07 14:41:54 2011
+ f; g) }4 f  n% x& M$ S--- ...

1 [: z$ U; [8 V- h, N/ h呵呵，确实如此，只是以前两边同时改再比较就没问题，但这次例外。因为在PCB中个别封装做过修正所以不敢ECO。

如风

如风 发表于 2011-12-8 08:43
呵呵，确实如此，只是以前两边同时改再比较就没问题，但这次例外。因为在PCB中个别封装做过修正所以不敢E ...

; g+ [) {  ^( D, h% n( Y试过了，但还是那两个脚有问题，R37（在SCH、PCB比较时总是显示出网络名，但明明都是一样的）、VR1（在SCH、PCB比较时总是说两个脚失去）、Q2第2脚（PCB安全检查总出错找不到原因）我添附请帮忙看看出错原因？

如风

jing 发表于 2011-11-17 09:22
[attach]46133    不知道这个附件你能看到不    就是铺垌上的字的笔画部分是镂空的   

/ j) l$ \- l1 |# V铺铜上的字是缕空的？要做成这种效果有两种方法，1.单独做一层 ROUTING CUT层，导出时特别提示为走线层割开，并在发GEB时提示板厂将之做出来。目前我遇到的是日资厂一般会有这种要求，不仅要求有走线CUT层，还要求丝印也要有CUT层，曾做一个假三层板（双面板+一层碳油），最后做出来输出近10多层资料。2.还有一种方法就是用小画家，将文字镂空变成线断，用BMP2ASC.EXE程序再导入走线层，这样也可以做出来。只是缺点是这样做出的PCB文件会很大。因为是线段填充的。

greip

LZ，我在走线走到一半，不小心点了Verify Design...屏幕上出现很多出错的圈圈标示，，要怎么才能去掉这个标示。

libo7812

从这里学到很多东西啊