DDR3仿真

snsArvin

cousins 发表于 2015-1-6 11:14
1 `1 ?3 P  o! s0 @5 [+ ]; w, y因为tvb+tskew就是实际的建立时间，减去datasheet中的requirement就是裕量
tva-tskew是实际的保持时间，减 ...

合格的标标准是余量大于0？
3 {" p$ |! a- ?/ L

snsArvin

cousins 发表于 2015-1-6 11:14
因为tvb+tskew就是实际的建立时间，减去datasheet中的requirement就是裕量
8 L- m* d# q) P; C  h* `tva-tskew是实际的保持时间，减 ...

版主，按道理，如果我设置好芯片内部DQ和Strobe的延迟，那么仿真出来直接就可以量出实际的建立和保持时间，再和要求的建立和保持时间比较不就可以了吗？
& p& [0 {: v- G, C; l

Head4psi

多谢您，那就是说要下面的数据算出DDR3对建立时间的实际需求，然后在实际的仿真波形上测量建立时间，和这个需求值比较，对吗？

. G0 E2 C1 a( z( I% m& ^. ]& `对，仿真波形可测量出你的設計的 setup time，把它与規格 tIS 比较，多的就是余量。

snsArvin

Head4psi 发表于 2015-1-6 12:48
! A$ }2 O  Q$ J: _8 w* E多谢您，那就是说要下面的数据算出DDR3对建立时间的实际需求，然后在实际的仿真波形上测量建立时间，和这个 ...

但是这怎么理解？为什么slew rate越大，setup和hold的margin（裕量）反而会越大？按照公式算下来，slew rate越大，需要的建立和保存时间就越大，那么裕量该减小才是

Head4psi

#8 想听听历时原因。
* g2 x% E3 ~6 z' a& r
  ]8 w$ g3 T5 i% M当初由 AC175 想降到 AC150 规格时，DRAM 供应商提出因为幅度降低相望控制器端多留些余量，所以由AC175 转 AC150时除了电位平移的 25 ps 外，又多要求了125ps ，例如 DDR3-1600 由 45 增加 到 170 Ps 。

所以之前我在 #7 说反了，对系统设记者而言，可以选 AC175 规格比较有利，在此一并更正。
! v1 x& R% r7 H- D, k7 d: ~
3 V8 m4 U2 q1 D# ^: c

snsArvin

Head4psi 发表于 2015-1-6 13:05
#8 想听听历时原因。

& t) S+ y4 t9 r7 @; A6 I当初由 AC175 想降到 AC150 规格时，DRAM 供应商提出因为幅度降低相望控制器端多留 ...

1 U7 f- H6 x: _& P& @怎么解释slew rate越大，需要的建立和保持时间越大？
: B/ \! [! I2 {- q, @6 H, C

Head4psi

怎么解释slew rate越大，需要的建立和保持时间越大？
$ z4 s) s- q7 A
上述这句话不知你如何下此结论？
% ]" z2 I# `# s* W5 O, d实际看 Timming 是 Clock 与 Data 相对的，Clock 的 Slew rate 快 (短时)，则电路的data valid 较快，所以规格给值较小。返之，若是 Data 的 Slew Rate 变快，电路的 data valid 一样快，但是量测点后退了 ，所以规格给值要变大。仔细推敲 derating table 可知一二。

snsArvin

Head4psi 发表于 2015-1-6 15:10
, g' V+ U( o' ?' s怎么解释slew rate越大，需要的建立和保持时间越大？
. u( j1 H, |2 ~4 G4 Z; b
上述这句话不知你如何下此结论？

. C2 N7 K  d' P: x0 P' H, `下面这张表可以看出，如果时钟slew rate不变，则地址/命令的slew ratr越大，derating就越大啊，那么基值加上derating不就越大吗？那不也就是要求的建立和保持时间越大吗？
* P9 N5 [6 }$ a, K4 w5 P$ Y) E

Head4psi

CK 不变，地址/命令的slew rate 越快，量测点越后退 (量到的眼寬增加了)，所以要求的 Total tIS 变大。

snsArvin

Head4psi 发表于 2015-1-6 16:21
CK 不变，地址/命令的slew rate 越快，量测点越后退 (量到的眼寬增加了)，所以要求的 Total tIS 变大。

我在琢磨琢磨，谢谢了！
* w: t' r! S9 h2 V

bingshuihuo

不错  这样讲的话 很多东西都可以做的很好的

Colin_SI/PI

DDR3的时序参数是基于标准负载测试的


! h, a- D/ ^2 S实际负载不可能标准 所以波形有差别，负载过重过轻 等都会造成影响
$ e' h( ]0 _: ]4 H飞行时间偏移，包括芯片内部的逻辑偏移，buffer偏移，和PCB上走线的偏移
实际时序计算时要以接标准负载和实际负载计算飞行时间偏移
% N# R4 b$ t- J* V' S3 ZDDR3的规范规定计算时序都要考虑derating
1 ^5 o8 ~3 o0 e) f8 j. W

leeping2d

觉得你们说的好高升啊，不懂

raytingg

( e3 `0 w9 ]1 W  \& s3 L正需要 谢谢

snsArvin

Colin_SI/PI 发表于 2015-1-27 18:18
, e5 k! ~0 L: c* i8 LDDR3的时序参数是基于标准负载测试的

谢谢，关于slew rate和建立保持时间的关系，我还是不太明白：为什么slew rate越大，需要的建立和保持都会变大？