DDR3仿真

snsArvin

cousins 发表于 2015-1-6 11:14
因为tvb+tskew就是实际的建立时间，减去datasheet中的requirement就是裕量
$ i: \* ~4 Z7 \9 Y  _tva-tskew是实际的保持时间，减 ...

合格的标标准是余量大于0？

snsArvin

cousins 发表于 2015-1-6 11:14
因为tvb+tskew就是实际的建立时间，减去datasheet中的requirement就是裕量
8 Q, l& c" S! I7 y5 ]( R! jtva-tskew是实际的保持时间，减 ...

版主，按道理，如果我设置好芯片内部DQ和Strobe的延迟，那么仿真出来直接就可以量出实际的建立和保持时间，再和要求的建立和保持时间比较不就可以了吗？
3 f! S  ?% z% J/ m1 S# L

Head4psi

多谢您，那就是说要下面的数据算出DDR3对建立时间的实际需求，然后在实际的仿真波形上测量建立时间，和这个需求值比较，对吗？

对，仿真波形可测量出你的設計的 setup time，把它与規格 tIS 比较，多的就是余量。

snsArvin

Head4psi 发表于 2015-1-6 12:48
多谢您，那就是说要下面的数据算出DDR3对建立时间的实际需求，然后在实际的仿真波形上测量建立时间，和这个 ...

; v% b* V& s9 M) a但是这怎么理解？为什么slew rate越大，setup和hold的margin（裕量）反而会越大？按照公式算下来，slew rate越大，需要的建立和保存时间就越大，那么裕量该减小才是
) l( |9 ?$ D0 s  X( h$ _

Head4psi

#8 想听听历时原因。
# V' h. _1 P. O8 h
9 Z1 h1 r/ V2 {& B& Q当初由 AC175 想降到 AC150 规格时，DRAM 供应商提出因为幅度降低相望控制器端多留些余量，所以由AC175 转 AC150时除了电位平移的 25 ps 外，又多要求了125ps ，例如 DDR3-1600 由 45 增加 到 170 Ps 。

所以之前我在 #7 说反了，对系统设记者而言，可以选 AC175 规格比较有利，在此一并更正。

snsArvin

Head4psi 发表于 2015-1-6 13:05
#8 想听听历时原因。
4 v9 H( F( J2 }. X+ {; i& i
当初由 AC175 想降到 AC150 规格时，DRAM 供应商提出因为幅度降低相望控制器端多留 ...

3 d/ ^$ A3 B3 q( T7 O; K! }怎么解释slew rate越大，需要的建立和保持时间越大？
* Z6 @" x( u+ Z7 T1 M

Head4psi

怎么解释slew rate越大，需要的建立和保持时间越大？

  w* j/ t. G7 j上述这句话不知你如何下此结论？
; ^7 b3 B* \' m0 T5 g' C9 s' {实际看 Timming 是 Clock 与 Data 相对的，Clock 的 Slew rate 快 (短时)，则电路的data valid 较快，所以规格给值较小。返之，若是 Data 的 Slew Rate 变快，电路的 data valid 一样快，但是量测点后退了 ，所以规格给值要变大。仔细推敲 derating table 可知一二。

snsArvin

+ {! G+ O% N- f, S1 R; u6 ~  W0 _

Head4psi 发表于 2015-1-6 15:10
怎么解释slew rate越大，需要的建立和保持时间越大？
; [5 o0 s# P0 R% v  w
上述这句话不知你如何下此结论？

下面这张表可以看出，如果时钟slew rate不变，则地址/命令的slew ratr越大，derating就越大啊，那么基值加上derating不就越大吗？那不也就是要求的建立和保持时间越大吗？

Head4psi

CK 不变，地址/命令的slew rate 越快，量测点越后退 (量到的眼寬增加了)，所以要求的 Total tIS 变大。

snsArvin

Head4psi 发表于 2015-1-6 16:21
CK 不变，地址/命令的slew rate 越快，量测点越后退 (量到的眼寬增加了)，所以要求的 Total tIS 变大。

我在琢磨琢磨，谢谢了！

bingshuihuo

不错  这样讲的话 很多东西都可以做的很好的

Colin_SI/PI

DDR3的时序参数是基于标准负载测试的
- o* h+ c; I) U1 ^. C

实际负载不可能标准 所以波形有差别，负载过重过轻 等都会造成影响
飞行时间偏移，包括芯片内部的逻辑偏移，buffer偏移，和PCB上走线的偏移
实际时序计算时要以接标准负载和实际负载计算飞行时间偏移
! W7 X' _8 b7 ?9 u5 e3 C! ~6 V. sDDR3的规范规定计算时序都要考虑derating
8 S, Q* v' l; q0 O6 Z5 C+ Y, ?

leeping2d

觉得你们说的好高升啊，不懂

raytingg

正需要 谢谢

snsArvin

Colin_SI/PI 发表于 2015-1-27 18:18
9 g( [/ L; {' V1 W) f4 n5 qDDR3的时序参数是基于标准负载测试的

* M# N- z5 S7 `4 D谢谢，关于slew rate和建立保持时间的关系，我还是不太明白：为什么slew rate越大，需要的建立和保持都会变大？