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allegro导入网表出错

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发表于 2014-6-30 11:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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发表于 2014-6-30 13:18 来自手机 | 只看该作者
器件少了4 5两个脚来自: Android客户端

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发表于 2014-6-30 14:41 | 只看该作者
应该是网表不对吧,或者器件封装不对。

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发表于 2014-6-30 14:43 | 只看该作者
封装少了4 5 脚
$ n& x& Y* n3 ~- ~+ R* v
! Q( `7 ]6 c& s) E8 D# p4 Y; j' Q另外网表别放在中文路径下
' R$ t/ W# k( U3 x5 z# G! L, z" P3 J; B6 C# c, [% j) |  u
Q:23275798
Concept+Allegro         8年
Protel99se                   9年
Capture+Allegro          3年
Pads                            1年

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 楼主| 发表于 2014-6-30 16:38 | 只看该作者
hwixjj 发表于 2014-6-30 13:181 L" _% {! |; i
器件少了4 5两个脚

) j* ^! E5 _+ d. y' g& M) t谢谢,没有少 , 只是库里面有几个powerjack文件,而且管脚封装不一样, 路径设置里面库的优先级不同,导致的错误,把路径重新设置一下就OK啦!

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 楼主| 发表于 2014-6-30 16:40 | 只看该作者
flyingc381 发表于 2014-6-30 14:43
0 W. `( f3 \' i3 P封装少了4 5 脚/ D9 i' A- y. M
' |- M# l( C3 y6 E6 n2 ?
另外网表别放在中文路径下
3 B* Z6 h/ a8 F+ M
谢谢,没有少 , 只是库里面有几个powerjack文件,而且管脚封装不一样, 路径设置里面库的优先级不同,导致的错误,把路径重新设置一下就OK啦!你提示的对,cadence要求蛮多的,中文路径容易出错,还有一些符号之类的。
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