DDR设计规则

SIMON.LIAO

各位大侠：

' N4 f  k% r- G- z$ C        国产MID太多芯片都会用到DDR3,但设计规则还不是很了解，哪位大侠共享关于等长线，容差的要求。

dck

我也想知道，自己最近也在研究。期待高手点拨。
% |( o; b6 j) y* m4 t
  U" i) Z; s0 z& T% L& S  h我了解到的：
1.首先就是信号长度匹配，把信号分组做长度匹配：
数据类：
2 L: h/ t  `: v) R' [（1）DQ0~7，DQS0和DQS0#,DM0一组需要做匹配，至于匹配长度应该怎样确定还没有弄明白。
5 m1 a- d& B- I. O, K7 f+ k7 y（2）DQ8-DQ16，DQS1和DQS1#,DM1分为一组。
（3）.......
3 H, @* k" p; q; l4 |（4）DQ24-DQ31，DQS3和DQS3#,DM3分为一组。
0 g0 k- N! `7 }
% M: Z# {9 I0 S8 S剩下的地址，控制，命令和差分时钟分为一组。（或者把差分时钟独立出来自成一组）

8 C* t, p( r9 `0 h! w: @8 V
! C/ I4 V2 `0 o+ s  n) [2.为了防止信号线之间串扰。一般线间距（边沿到边沿）遵循3W原则，如果空间有限的降低要求2W即可。
# [( Y% s2 J/ S* Z  U
& f1 t7 H5 e% a- S' }' L* Q3.阻抗要求：对于单端信号一般做50ohm +/-10%，差分类信号做100ohm +/-10%。

flywinder

百度大把的