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本帖最后由 hawkgreen 于 2013-12-20 11:56 编辑
^6 j; w; g; p9 K" e s
& q6 r5 U) U' q6 Y请各位帮指点下：
' j: a$ t$ o3 U: {为什么我打孔到电源平面，VIA和电源平面不连接呢？以前做的VIA就连接！！请各位帮指点下- J- U% W1 g) o6 {: [, d
情况说明：在第四层的电源层分割出了一个+3.3V的平面：如图一$ a. Z7 u! o( g4 P$ t
9 f6 A' I/ y4 Z& n2 Z: f0 z" f4 K% j1 J0 _; ~) W; q
然后我将芯片电源管脚+3.3V通过VIA到背面接上去耦电容，如图二：. f) U: _! v1 @0 @" w
) K; a! v- p* U" c1 U3 V; @- I+ X7 S4 d6 ^; o+ L4 t
可视该电源管脚连接的VIA 不和 我分割出来的 +3.3V的平面连接，而以前做的一个VIA就和该+3.3V电源平面连接，如图三：: D4 |* ~2 N& o$ [0 j* x
0 P4 p; O% k! q6 ^
+ y& f% u# d. \2 j- F/ A& I1 ]. b图4：对比左上和右下两个VIA，他们属于同一个网络，右下的就和电源平面连接，左上的就不连接，为什么？T_T
* P& s( l7 {9 U. I请各位 帮看下，这是什么情况？
% L+ x, w j5 e2 l( a我可以确定网络定义都是对的。- |% m8 {3 P: U3 N8 o
' N$ x. H' ~0 x! d7 ?, i
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发表于 2013-12-19 09:55
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