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DDR3布线问题

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发表于 2013-12-10 15:23 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
大神们,好!!+ q; m0 y- u3 C8 J& V2 E: O5 }
$ P4 y$ F+ b; n6 I4 A
请教DDR3布线问题:9 A% `: ~) b5 A7 E1 v  i% R
1.地址线不知怎样来走好,看了好多资料说地址线参考地和电源 ,我原想参考电源 平面 ,从BGA出线到T点全部走第3层线,但T点到两端就无法 走线了,不知参考 那层好?如果 在不改变层叠的情况下,地址如何 来走?
( B% W( g  [! \- V, b5 m1 O4 t3 M; Q5 S- n+ f, a1 E. C% \
2.二边的数据线现在这样出线和走法,这样可以不,感觉 空间很紧,调等长会不会无法 调!也看看,给个建议??/ P' o& m  y5 K4 ]' R

# y  q2 V4 `8 H0 G3 p2 c) X8 w1 L, x
非常感谢!!!' e% z% c' {% l6 v/ p0 b' ?/ K

; Z$ R. B9 J* l! \5 `$ l3 Q 4 K/ Z5 W7 ]2 P9 |. u2 Q- ~7 U
& Z. P6 M2 y2 Q- M% Y% G, A
这是PCB文件 ,16.6版本的!!!
) O% @- K+ g( p9 j& J ddr3.zip (417.45 KB, 下载次数: 242)
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发表于 2013-12-10 17:14 | 只看该作者
数据线要求比较严格,数据线同组同层,保持两倍线宽间距,你那样布局数据线可以全部用一层完成,优先参考地;地址线要求没那么严格,在空间有限的情况下可以按1:1的间距走,但有空间最好按1:2的间距,能够同层最好不过了,但T接是很难做到同层的,可以不同层。

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 楼主| 发表于 2013-12-10 18:30 | 只看该作者
谢谢二位的解答 ,数据线同组同层是不是指每8条为一组。1 y3 Q- Q" n/ D! p$ R  L% j
                           目前数据线全部用第三层走,线间距是不够,这点以确定 。& T+ f- f  E, G* C
                        地址线目前从BGA走一层,空间不大,要走到那层比较 好?
3 Y5 Z* B* ]* ~+ f/ ~- ~                       还有一些控制线,是和地址线走一起吗?

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发表于 2013-12-12 09:22 | 只看该作者
molin 发表于 2013-12-11 19:02
/ T( H! Q4 p" X3 T9 F大神,数据 线用3 4层走线,参考层不是变了吗,2层是GND ,5层是VCC,这样也可以?
/ _' f; k# m; L而地址线用走top和BO ...
+ l  r5 U3 v! L3 p7 Q6 z
你的板子分层有点怪,数据线应该走内层,同组同层(11根),最好是参考GNG层。但是你的只能两组数据线做到。所以我认为两组走3层,两组走4层。据我所知:地址线参考power层,但是时钟线又是要求参考GND层,所以地址线是很纠结的线,具体看你要求。

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发表于 2013-12-10 15:37 | 只看该作者
本帖最后由 tanyaofeng 于 2013-12-10 15:42 编辑
  D+ a" a# K7 r8 w8 o( ~
3 L5 ?+ B! T( N0 b! ~4 T看看

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发表于 2013-12-10 15:45 | 只看该作者
为何不用flyby

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 楼主| 发表于 2013-12-10 15:52 | 只看该作者
zcl2012 发表于 2013-12-10 15:45
3 m' l9 x; }: h: p0 {为何不用flyby

. x: q$ l! F% a# g8 _& M, {/ M3 }7 b
FLYBY不会用,也没用过,还有就是从省空间方面考虑!!谢谢

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发表于 2013-12-10 16:27 | 只看该作者
个人建议:数据线同组用同层(内层),数据线用3/4层走线,一个DDR分别都用3/4层走线,这样不用考虑组间间距,目测你的距离太近。地址线要求不严格,建议上下两个DDR的注意fanout,用3/4层线连接,T点到BGA建议用TOP跟bottom面走线。建议完毕

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 楼主| 发表于 2013-12-10 16:46 | 只看该作者
天启者 发表于 2013-12-10 16:278 y. M$ h$ z9 P& o3 }: ~& O
个人建议:数据线同组用同层(内层),数据线用3/4层走线,一个DDR分别都用3/4层走线,这样不用考虑组间 ...
* J- g1 r8 @8 E/ T7 C
谢谢解答!有问题:
5 m  W8 K7 @# Z: W+ u/ B# \数据线现在全部用3层走线。你说的地址线上下两个DDR的注意fanout,是出线不对,还是什么 意思 。T点到BGA用TOP跟bottom面走线,这样参考平面 不一样,T点到DRAM二端用4层直线,这样可以吗

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发表于 2013-12-10 17:17 | 只看该作者
molin 发表于 2013-12-10 16:46
2 _3 H9 {1 Z0 V# T% S' n; y: G谢谢解答!有问题:
/ x" \6 c4 [/ m3 M- d, \, A1 |数据线现在全部用3层走线。你说的地址线上下两个DDR的注意fanout,是出线不对,还是 ...

- g( p; ]5 o; T1 I据我以前经验:你的数据线全部用第三层走,目测是无法满足组内跟组间的线间距。至于上下地址线的DDR的注意fanout意思是方便你出线连线,地址线要求不严格,参考层不同也关系不大。

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 楼主| 发表于 2013-12-11 19:02 | 只看该作者
天启者 发表于 2013-12-10 17:17
0 j, h! S/ F& Z4 W8 R) u据我以前经验:你的数据线全部用第三层走,目测是无法满足组内跟组间的线间距。至于上下地址线的DDR的注 ...
. ~6 n' x3 o/ \$ i) G6 ~! m* D
大神,数据 线用3 4层走线,参考层不是变了吗,2层是GND ,5层是VCC,这样也可以?
1 N( f; |! N2 D+ ]. w4 |而地址线用走top和BOTOOM参考层也是一样??

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发表于 2013-12-13 17:45 来自手机 | 只看该作者
兄弟用菊花连走,不要t形

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 楼主| 发表于 2013-12-13 18:08 | 只看该作者
newcomsky 发表于 2013-12-13 17:454 S! m6 ^- q1 N) q( L# v! R/ @
兄弟用菊花连走,不要t形

5 P2 E6 S$ L* s' t5 `大哥 ,菊花连怎么走,无从下手啊,求教程 啊!!!

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发表于 2013-12-15 21:47 | 只看该作者
走菊花链的话得确定你的DDR3有读写平衡的,如果不支持读写平衡走菊花链也没用。问问硬件支持吗,如果支持的话可以走菊花链也就是flyby。如果不行的话按照上面的建议走T点。再不会的话可以联系我,加我Q,392575977.

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发表于 2013-12-15 21:49 | 只看该作者
另外你的fanout有问题啊,还有孔打的也有问题,才4片的DDR不至于没有空间的。
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