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发表于 2008-8-19 15:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
我从orCAD to Allegro时,出现错误.
  _/ d! q& z  dNettev 如下,请帮忙看看哪地方出了问题..
0 |+ R6 Q! N  o7 _/ l
( A  l" J' A& p) Z6 `+ r% V2 [) m& ?  a7 o9 N
Cadence Design Systems, Inc. netrev 15.7 Tue Aug 19 15:49:19 2008" i3 E# W0 e' m7 E* ]
(C) Copyright 2002 Cadence Design Systems, Inc.
$ U4 a" I: B) T------ Directives ------
  c# d" `* c! M' S, c+ l* lRIPUP_ETCH FALSE;4 @+ M/ p, [+ x6 A  Q& Q. t
RIPUP_SYMBOLS ALWAYS;% s' T$ p# g+ {! ~3 h, H4 U+ |
MISSING SYMBOL AS ERROR FALSE;
! G  h; Z7 k5 L1 Z: g% Y, ISCHEMATIC_DIRECTORY 'd:\project\project\orcad\allegro';: J% E( q1 K; V. C1 ~4 t, T7 R
BOARD_DIRECTORY '';) d/ Q9 Z6 P2 W1 N) I8 W9 k! }
OLD_BOARD_NAME 'halfadd.brd';/ h' ~  _, N' u/ V
NEW_BOARD_NAME 'halfadd.brd';
# y$ b3 J% x1 u: ~CmdLine: netrev.exe -5 -y 1 -n -i d:\project\project\orcad\allegro d:\project\project\orcad\allegro\halfadd.brd d:\project\project\orcad\allegro\halfadd.brd; h% G6 }% K$ a7 D
------ Preparing to read pst files ------# }4 v- t2 B$ J. v" T
Starting to read d:/project/project/orcad/allegro/pstchip.dat
: {0 I: q0 l9 |# f' u   Finished reading d:/project/project/orcad/allegro/pstchip.dat (00:00:00.00)
% G7 L3 W3 _% J) N2 h4 d4 ~( u8 t' JStarting to read d:/project/project/orcad/allegro/pstxprt.dat + v5 p. r! ]$ p
   Finished reading d:/project/project/orcad/allegro/pstxprt.dat (00:00:00.01)
, ^6 h+ @5 s6 `' ]& r+ [8 O4 PStarting to read d:/project/project/orcad/allegro/pstxnet.dat
0 V, G2 _+ X3 z+ T& f- `+ o. c   Finished reading d:/project/project/orcad/allegro/pstxnet.dat (00:00:00.00)
8 k* n2 |8 E& A2 q7 Q) X------ Oversights/Warnings/Errors ------
  h( G6 B4 D" I( j  m* p
- i* P- V) \0 p#1   WARNING(304) Device/Symbol check warning detected.
) ?: `" ^' ~0 JSymbol 'DIP14' for device '74LS04_DIP14_74LS04' not found in PSMPATH or must be "dbdoctor"ed.
: L$ e7 z8 i  _, ~' g    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.
. S8 w9 Z1 a1 t& P6 f#2   WARNING(304) Device/Symbol check warning detected.
+ J5 w7 c1 m5 mSymbol 'DIP14' for device '74LS08_DIP14_74LS08' not found in PSMPATH or must be "dbdoctor"ed.% [6 Z/ T) P# M& o7 c/ D
    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.
- w' t, ^, V2 I# k# h, y, ?8 C5 {#3   WARNING(304) Device/Symbol check warning detected.
1 `6 G3 I) R) ?+ R3 C+ CSymbol 'DIP14' for device '74LS32_DIP14_74LS32' not found in PSMPATH or must be "dbdoctor"ed.
/ V5 l$ p! f2 |6 i: Z    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.
3 p& x# u, N) o% j------ Library Paths ------
# N6 L+ s$ b) A; I) @MODULEPATH =  . - k+ g8 b1 E$ [: S( h  P
           F:/Cadence/SPB_15.7/share/local/pcb/modules + F; L, @) V. U+ H0 q: ^% Q. |/ X
PSMPATH =  .
/ x( e" z, j; d8 q/ F( B& }           symbols
: `! k  z1 ]' i; F' c           ..
8 F1 A& S3 c9 h( p- C           ../symbols
+ ~% T4 G9 u0 A: S           F:/Cadence/SPB_15.7/share/local/pcb/symbols ! w+ E& F, i% }5 `7 P; a8 j& X
           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols ; O. I- b5 Z5 b  l1 |- G7 Z: E
           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols
) ?* M0 a. ^4 q3 W. cPADPATH =  .
  N/ O  G! }" u. b           symbols
& \6 n0 _# H; _9 n; Z+ p9 R: y( O           ..
# E/ c4 V# G, C- L/ P% G. A           ../symbols
, T7 {8 j; G- u5 Z) p           F:/Cadence/SPB_15.7/share/local/pcb/padstacks % ~$ H5 _9 i4 q& T( w
           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols 7 ]1 P5 P& y% A" Q' M8 e
           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols
" X3 Y7 ]4 d! f2 C& g) f4 Q7 H5 C) K* W2 f* V
------ Summary Statistics ------
# q" o8 q% S2 J# m( g( t; a2 @4 G) f% F6 i7 ~4 E+ j9 f
netrev run on Aug 19 15:49:19 2008
$ X0 p" p  ~: A, n# O* d8 d   DESIGN NAME : 'HALFADD'
- F4 N8 o9 a5 h* f   PACKAGING ON May 28 2006 22:05:31; B* H$ a" @4 w. e. T0 N9 S
   COMPILE 'logic'  Z' O% F' B$ ?7 g
   CHECK_PIN_NAMES OFF
! C) U1 B) {6 m2 h( j5 |& Z   CROSS_REFERENCE OFF7 ]4 v  a( f& h1 j
   FEEDBACK OFF
0 s7 V  Y; v; P) B; `) P   INCREMENTAL OFF( [' C9 X3 |- j: E( K1 ~' @1 K
   INTERFACE_TYPE PHYSICAL
! ]: Z5 b& u3 C+ _   MAX_ERRORS 500
6 n2 F( ~* v6 {1 v; s, A   MERGE_MINIMUM 5
* K0 ]) f; w5 |% q   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
* @$ n  L5 ]7 w$ p2 B   NET_NAME_LENGTH 24* j, i! w1 W0 T  n" O7 M
   OVERSIGHTS ON3 T4 I3 U/ W/ y7 {5 k  N
   REPLACE_CHECK OFF
1 s, U$ W) e) {% N   SINGLE_NODE_NETS ON1 g) D% E7 m% a# y5 I
   SPLIT_MINIMUM 0
, O8 t5 V9 m) r; T   SUPPRESS   20
% ]# U: }% C# n; T% W) P( z+ }   WARNINGS ON0 s) {5 c4 e' _( f$ r
No error detected) }$ X: G8 [  m) u! F3 }+ ^
No oversight detected
% J  i& J0 P; n' G  3 warnings detected4 C6 _8 P% p9 m8 B. G$ [
cpu time      0:00:14$ w5 t$ f, n- J3 E) N# t
elapsed time  0:00:00
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发表于 2008-8-19 16:18 | 只看该作者
封装没有找到吧,应该有个封装对应的PSM文件。

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 楼主| 发表于 2008-8-19 17:22 | 只看该作者
你的意思是,我在创建Netlist前,要在Allegro中做好原理图中各零件的封装?

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发表于 2008-8-20 10:55 | 只看该作者
最好是这样,不过如果不直接从CIS里将Netlist导入到Allegro中的话,即只生成Netlist是不会要求有相应封装的。但是一旦需要导入到Allegro中的话,那就必须要有相应的封装。& }8 O4 X1 r  R" T$ _* q+ ]
+ ^+ k$ m0 w9 u
[ 本帖最后由 lihuizju 于 2008-8-20 10:57 编辑 ]

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发表于 2009-1-5 15:08 | 只看该作者
楼主,您的这个问题怎么解决的啊?我也遇到同样的问题

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发表于 2009-1-5 15:35 | 只看该作者
我今天也遇到这样的问题了,已经解决了。你把DIP14.dra、DIP14.psm和相应的焊盘文件放到封装目录下就ok了。要是没有这样的文件你就必须自己做封装了。

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发表于 2012-6-18 15:15 | 只看该作者
恩,楼上正解,
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