标准的8层叠层修改，大家看看有无不妥？

dingyeyun · 发表于 2013-9-26 09:58

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本帖最后由 dingyeyun 于 2013-9-26 14:01 编辑

TOP
GND
S1
PWR
GND
S2
GND
BOTTOM
以上方案个人认为S1将要参考被严重分割的PWR。

准备修改为：
其中主芯片ARM和FPGA以及CLOCK都放在BOTTOM。
TOP主要为LDO和去耦电容。思路是电源层离主芯片远，但是从理论上算是先通过去耦电容了。

TOP
PWR
GND
S1
GND
S2
GND
BOTTOM
谢谢！亲，热情回复有分送哦！免费包邮到你账上哟

qing_cheng · 发表于 2013-9-26 19:13

多層PCB疊層規劃~~希望對您有幫助.......{:soso_e147:}

jimmy · 发表于 2013-9-26 17:46

jimmy 发表于 2013-9-26 15:49' G& ~% f8 C! P2 ~4 ~3 A
层叠方案一：TOP,GND02,S03,GND04,PWR05,S06,GND07,BOTTOM1 V) S1 |4 o# F( |# C
此方案为业界现行八层PCB的主选层设置方案。有4 ...

将信号层和电源层之间的厚度搞厚一点，再将信号层和地层之间的厚度搞薄一点。

你的第二种方案，翘曲度很难解决。

jimmy · 发表于 2013-9-26 15:49

层叠方案一：TOP,GND02,S03,GND04,PWR05,S06,GND07,BOTTOM
此方案为业界现行八层PCB的主选层设置方案。有4个布线层和4个参考平面。这种层叠结构的信号完整性和EMC特性都是最好的，可以获得最佳的电源退耦效果。其顶底和底层是EMI可布线层。第3层和第6层相邻层都是参考平面，是最好的布线层，第3层由于两个相邻层都是地平面，为最优选走线层。第4层和第5层之间的芯板厚度不宜过厚，以便获得较低的传输线阻抗，这个低阻抗特性可以改善电源的退耦效果。在第2层和第7层的接地平面可以作为RF回流层。

pcb200205 · 发表于 2013-9-26 10:15

第二种不错啊

457958672 · 发表于 2013-9-26 13:27

第一种方案的第四，五层交换一下是不是就好了，第二中方案电源放第二层感觉不是很好吧

张湘岳 · 发表于 2013-9-26 13:35

第二种中间四个层都不对称是不是生产上不太好。

dingyeyun · 发表于 2013-9-26 14:04

欢迎大家不吝赐教！

qing_cheng · 发表于 2013-9-26 14:14

TOP
GND
S1
GND
PWR
S2
GND
BOTTOM

pcb200205 · 发表于 2013-9-26 14:34

个人觉的基于电气还是第二种好。楼主说了其中主芯片ARM和FPGA以及CLOCK都放在BOTTOM,TOP主要为LDO和去耦电容,电源层放在第二层的话，电源回路近。

qing_cheng · 发表于 2013-9-26 15:24

我不知道您的pcb厚度(如果是1.0mm~2.0mm以上)
第一個比較好,第二個有阻抗上的問題(不計較pcb費用也是可以啦!)

qing_cheng · 发表于 2013-9-26 15:29

如用疊構來看 ~~ (如果 PCB 是 1.0mm~2.0mm以上)

L1 -- REF(L2) -- L3
L6 -- REF(L7) -- L8
L4 -- REF(L5) or REF(L4) -- L5

myq001314 · 发表于 2013-9-26 15:31

我也感觉第2种方案好，S1 跟S2 层走重要信号线很有用

dingyeyun · 发表于 2013-9-26 15:41

现在的问题是S1和S2都很重要，需要走重要差分线并控制阻抗，该产品高速信号，属于仪器类。原设计就是因为S1跨过了分割的PWR，所以信号质量实测不是很好。在此前提下才新做的。而且PWR层被分割了将近20多块细长条，像五花肉。

qing_cheng · 发表于 2013-9-26 16:02

樓上的大大已經回答您的答案了~~~~

dingyeyun · 发表于 2013-9-26 16:27

谢谢各位的解答！

qianqianxiao · 发表于 2013-9-26 17:34

第一种好啊。支持··········

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