DDR3差分时钟端接问题

dck · 发表于 2013-8-28 22:00

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（1）在一个设计中，CPU挂了2个DDR3，差分时钟信号SCK和SCK#，走线拓扑结构为T型，原理图上的端接电路是从CPU出来SCK和#SCK上各串接一个0R电阻（SCK上为R1，SCK#上为R2，跟着它们之间跨接一个C1=10pF电容（原理图备注，此电容根据实际情况选贴200R，240R，10pF或不接等选择）。
（2）SCK和SCK#的PCB走线上，串接电阻R1和R2和跨接电容C1相邻放置，且在T型拓扑的分叉点处，它们距离CPU端大约25mm；分叉点距离1#DDR3和2#DDR3的距离几乎相等，大约都为12mm。
（3）SCK和SCK#要求板厂做100R的阻抗。

问题：
1.差分时钟SCK和SCK#之间跨接电容（或电阻）C1的具体作用是什么？它应该怎样取值？
2.为什么是做100R的阻抗，而不是50R？

梧桐树2012 · 发表于 2013-9-6 12:01

dck 发表于 2013-9-6 09:05! n2 Z0 |" l! {9 Z/ Z! e
哦，走线拓扑结构一样吗？我的是两片DDR3，时钟差分走T型拓扑，主控到分叉点大约25mm；分叉点距离1#DDR3 ...

我们这边设置也是T型，主控到分叉点为40mm，分叉点距离两个DDR3大约各10mm，你怎么知道总线跑多少频率的呢？是在uboot设置的么？你DDRC最大多少频率？

honejing · 发表于 2013-8-28 22:29

忽然我都蒙了，发觉似乎有很多人会在 CK 与 CK#的端接电阻上又并一个电容，我的设计重来不用并电容，真的不知道原理何在，到底是为什么呢？

joshuafu · 发表于 2013-8-30 16:42

电容本意应该是想去除回沟，频率低时也许有用，但DDR时钟不建议用电容，会减缓边沿转换时间，可能导致采失效。

dck · 发表于 2013-8-30 17:59

今天查出来，跑不高的原因有可能是固件问题。

dck · 发表于 2013-8-30 18:01

joshuafu 发表于 2013-8-30 16:42
, S# t& j5 c( }: m! E7 v电容本意应该是想去除回沟，频率低时也许有用，但DDR时钟不建议用电容，会减缓边沿转换时间，可能导致采失 ...

去除回沟，是什么意思？

梧桐树2012 · 发表于 2013-9-5 14:31

我们公司做的DDR3就上拉一个120R电阻，再下拉一个120R电阻，就可以了。

dck · 发表于 2013-9-6 09:05

梧桐树2012 发表于 2013-9-5 14:31
. I$ [ o! c0 f我们公司做的DDR3就上拉一个120R电阻，再下拉一个120R电阻，就可以了。

哦，走线拓扑结构一样吗？我的是两片DDR3，时钟差分走T型拓扑，主控到分叉点大约25mm；分叉点距离1#DDR3和2#DDR3的距离几乎相等，大约都为12mm。

现在我的还跑不是很高，通过软件修改ODT的配置也只跑360MHz。

dck · 发表于 2013-9-6 18:08

梧桐树2012 发表于 2013-9-6 12:01
0 ]& p8 u' M6 e9 L: }" D6 ~6 C# a我们这边设置也是T型，主控到分叉点为40mm，分叉点距离两个DDR3大约各10mm，你怎么知道总线跑多少频率的 ...

使用内存稳定性测试工具memtester，看能跑到多高速度。

多宝258 · 发表于 2013-9-14 09:12

梧桐树2012 发表于 2013-9-5 14:31
! ~0 e! p7 G% Y4 q/ z6 L4 M我们公司做的DDR3就上拉一个120R电阻，再下拉一个120R电阻，就可以了。. K$ ^" Z& V) p5 j5 E8 D8 T7 b9 A; p
哦，走线拓扑结构一样吗？我的是两片DDR3，时钟差分走T型拓扑，主控到分叉点大约25mm；分叉点距离1#DDR3和2#DDR3的距离几乎相等，大约都为12mm。! K3 Z4 n D% a
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现在我的还跑不是很高，通过软件修改ODT的配置也只跑360MHz。

dck · 发表于 2013-9-14 10:04

多宝258 发表于 2013-9-14 09:12
/ s% B6 a4 c2 |, l% H7 v梧桐树2012 发表于 2013-9-5 14:31# z9 f" b/ k0 G6 U
! ~0 e! p7 G% Y4 q/ z6 L4 M我们公司做的DDR3就上拉一个120R电阻，再 ...

放置在什么位置？

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