【请教】DEHDL/DECIS+Allegro的module reuse与交互

hdjun

1 g' Z+ k* K* R
请教一下，如下情形，可以使用allegro的模块功能吗？
A 板 12 层， 设计工具 Design Entry HDL + Allegro
1 l8 o- n6 V% }  p' jB 板 12 层， 设计工具 Design Entry CIS  + Allegro
4 R5 j* n6 V& ?* O7 h$ qA 与 B 板具有相同的叠层设计，并通过 400 pin的FMC 连接器连接，
; T' v, \$ o! G. D现在想把连接器去掉，做到一块板子上，由于A板是模拟数字混合板，较大， B板是数字板，较小，所以想把B板生成模块，加入A板的设计中，请问这样可以吗，可能性有多大？
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3 _3 s( H( W' J2 g* r4 v具体问题：
% d5 `8 E9 a) p9 N6 p  s/ v1. 如何将生成的CIS/Capture原理图以模块或者BLOCK的形式加入DEHDL中？
) C: D3 Q+ ^; J, p0 M( m2. 如果1可以的话，生成新的网表后，如何让allegro知道调用预先生成的模块？（B 板预先create module）

% j. H8 T) h/ Q  i# ]) t$ t  k1 L涉及CIS和HDL两个原理图工具的交互，小弟不是很熟DEHDL，特来请教。

flyingc381

基本不可行，，
9 t3 B. k, @  F! q4 x+ O1 J
其它办法，，
- E# ?1 g% J# y( `5 _' s3 E* f: \& e
& \; T7 n: ~% ^, t) I$ |9 j# X0 c( V把两个板子相同部分的的位号做成相同的，，用placement和sub-drawing倒是可行。

hdjun

不会吧。。。
两个板子上没有相同的部件啊，只有需要连接的net在最终生成网表时需要相同吧？我不太明白sub-drawing...是那种分工画板吗？partition design?

hdjun

用DEHDL的人多吗，知道Tektronix是用HDL的，国外用的人比较多