FPGA不能实现逻辑

thinkzero

       做了块儿电路板，板上有一块stratix II FPGA,有两种配置方式AS和JTAG. 写了非常简单的代码，将一个管脚（标示为A)置低，该管脚所在bank电压2.5V，代码烧录AS和JTAG都没有报错，测试置低的管脚电压约为2.2V.
" J4 J3 I* h4 L; q* e) D# g      针对问题又做了下面测试
$ p% u( `: q$ h2 S, k       1. 将A管脚置1 .
       2. 不用A管脚，在软件里的unused pin设置里设成输出接地 。
4 \* w& O+ E# [  _/ X; l/ {       3. 将B管脚置1和置0，B管脚的电压始终为1.6V左右。
4 v& o- c( F, @) D' `. u' _       测试上面的情况A管脚电压任然为2.2V左右。
% _1 ~, K* A& @3 a! q       为什么不能实现配置逻辑呢？请问大家这个可能是什么原因？初次做板，希望大家多多指点，不剩感激。

thinkzero

补充：B管脚所在BANK电压标准1.8v

zgq800712

电路图和代码发上来看看。
) A8 O( v2 q6 W  r可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
什么也没有，谁也不好说。

thinkzero

zgq800712 发表于 2013-8-14 08:20
% Y& m" u* v0 X/ L电路图和代码发上来看看。
0 o/ O' y$ T9 ~3 N1 T0 ?: y! Q1 M5 a0 S可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
4 ~% W8 ]: G3 k* H. \. ?0 U( G( t8 k什么也没有 ...

$ }1 ~, A0 u0 s8 o1 z+ h  V代码如下和相应电路截图
library ieee;
use ieee.std_logic_1164.all;
entity test is
port ( clk :in std_logic ;
5 |8 F% X, C6 O  {" Q        c ,k_nut std_logic);
0 I4 l) g2 R+ L$ r& {* t/ A8 Wend test;
5 N6 {6 S" q, x9 K0 p8 @architecture test of test is
# J- n  q. E, B  ]5 a
begin
c<='0';
k_n<='0';
' k' Y5 N# z: P; G( i" C/ Dend test;

thinkzero

thinkzero 发表于 2013-8-14 17:20
代码如下和相应电路截图
library ieee;
use ieee.std_logic_1164.all;

补充下：
6 w2 `+ ?" ]  `5 J/ x        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

zgq800712

thinkzero 发表于 2013-8-14 17:22
补充下：
        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

+ Y5 F& I- ~" \* w( z# R) }; o
1 q0 u/ Y3 C. u  {" o2 i你那个可能会被优化掉，你看下RTL视图，是不是对的。

3 V6 [  g& K- O  I( v thinkzero.rar (237 Bytes, 下载次数: 2)

2013-8-15 08:42 上传

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用我这个verilog试下，和你这个端口名称多一样。
  Z9 {- o+ J% E8 a用AS下进去在上下电，还不行的话，看下配置引脚对不对，可能你接错了。
$ u9 B; Y# d- m3 j( O* H3 c
  i* v* p: Z/ u% [( u; B

thinkzero

zgq800712 发表于 2013-8-15 08:46
你那个可能会被优化掉，你看下RTL视图，是不是对的。

* `, R, k: v9 l1 t3 \, O! [* N首先谢谢zgq800712
+ |& o; m4 e& m1 U        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
        检查了电路连接，使用了10K上拉。从这个角度可以明白为什么会出现不能实现任何逻辑，因为FPGA始终处在配置状态，没有进入用户状态。只是不知道为什么conf_done 不能在配置后拉高？

zgq800712

thinkzero 发表于 2013-8-15 23:01
* F+ ]& B$ \% ^; p6 z7 ~$ X  K! o首先谢谢zgq800712
+ A2 x7 e# @, K' Y+ Z6 R2 l        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
* d" \4 N% A6 [4 o# P) } ...

) b2 W. w) J- _! k4 z6 I还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

thinkzero

zgq800712 发表于 2013-8-16 08:06
/ x1 c; V* J4 t+ n1 Y' A还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

问题解决：
       通过conf_done发现n_config始终为低，然后发现重载按钮将N_CONFIG始终拉低，四角按钮封装方向有误。按钮重新焊接后FPGA能实现逻辑，通过signal tap II检测逻辑功能能正常。谢谢帮助！