求助，8片DDR3可以正反贴布局吗？

leese2002

大家好！DDR3 指导书要求FANOUT分支要短，如果正反贴，FANOUT分支就超出200mil以上了。DDR3是96PIN的，0.8mm间距，
6 F: \% o5 [) ^5 F要布局单面的话，占板面空间太大了，这种情况大家是怎么处理的。
0 e' J$ @- j; x3 m/ r  I; m如有实例PCB请分享下咯，非常感谢{:soso_e163:}
看帖的每人一个粽子{:soso_e177:}，{:soso_e100:}  
( P5 Z' L; n' D0 u( P- f9 L

jimmy

7 s& r" V' W) t* \" O3 _& J8 {) j
/ {' G+ C! I  H/ m8 N$ MDDR3我们通常采用fly-by的拓扑结构，采用正反贴错开布局


- ?9 T  t0 L! m/ P1 X9 j+ o* u
2 E4 c! |% r$ r1 Z% D) q, B


% \# W1 {3 R4 f$ U; z. j* X! S最近我们也在做16片DDR3的板

hyz12888

太厉害了{:soso_e179:}

wpc4208211

顶，又学到了。{:soso_e113:}

simeail

厉害啊

jiaoweiyong

{:soso_e179:}

leese2002

{:soso_e178:} {:soso_e179:}{:soso_e163:}
  b% a0 r9 {# f( ]16个DDR3，地址线要很长吧，控制在多少范围呀
; q. ]( }. J% `9 r

jimmy

leese2002 发表于 2013-6-13 01:14
. s" X1 p: @$ R0 k! K16个DDR3，地址线要很长吧，控制在多少范围呀

- G1 v: g  Z+ [! xCPU到第一片的长度<2500
第二片到第三片的长度<650
# h% n+ \* U7 u依次类推

pmp_mcu

DDR3 地址线是菊花链，只要在每个DDR3等长就可以了，DDR3 有个写平衡控制，ddr3控制器初始化的时候，会自动测试 DQS 与 clk 是否同步，如果不同步，会自动延时DQS. 地址线与CLK 等长。

leese2002

jimmy 发表于 2013-6-13 09:26
1 a- z- R+ j* j( I3 z8 S) Q7 P: HCPU到第一片的长度

5 Z# s3 O' A  I  I{:soso_e178:} 谢谢
) S0 T; h0 S/ G. Z: k: B16个DDR3，靠边上的DDR3远离CPU,这样数据线长度能要控制在多少合适

leese2002

pmp_mcu 发表于 2013-6-13 09:33
DDR3 地址线是菊花链，只要在每个DDR3等长就可以了，DDR3 有个写平衡控制，ddr3控制器初始化的时候，会自动 ...

$ N5 ?$ R6 _0 _% C, z{:soso_e178:} {:soso_e163:} 谢谢

过去那些年

2楼太牛啦

qrqkpb

学习了

monica9803

学习

deng078

搞了快两年的平板了也没有机会自己弄一板DDR来跑一下，唉，啥时候才有机会自己的搞一板DDR的板子。每次都用公板，不管公板有多烂都不能自己弄DDR部分。