求解DDR-SSO分析

eeicciee

DDR-SSO分析时，controller和memory芯片封装内部走线的长短差异、应该在哪里设置补尝呀？{:soso_e196:}  {:soso_e196:}  {:soso_e196:}  {:soso_e196:}  {:soso_e196:}  {:soso_e196:}

eeicciee

没有一个人回答我呀？

coppi27

可由兩個方面修改:
(1) Layout 蛇線修改(layout人員調整)
2 C+ Y# ~* g/ `7 a  v% U(2) Rx增加ODT匹配阻抗(需跑仿真)

eeicciee

coppi27 发表于 2013-6-13 13:23
; |0 X+ `: c% F# O( X可由兩個方面修改:
(1) Layout 蛇線修改(layout人員調整)
0 I3 B0 i; i: t- [# c9 p6 _/ F! e(2) Rx增加ODT匹配阻抗(需跑仿真)

这位大侠误会我的意思了。我说是CPU和DDR封装基板内的走线长度补尝。

Gionee

基板内 Package里面的走线吗? 那个怎么补呀?

hanbingchong

cpu和ddr封装基板内的走线长度要在调线长的时候就把pin delay给加进去的。

hanbingchong

后期封装里面的长度是没有办法补偿的！！

eeicciee

hanbingchong 发表于 2013-7-31 13:32
后期封装里面的长度是没有办法补偿的！！

' u$ i5 r( Z3 _+ N1 q) x那等长还有什么意义？封装基板的误差都很大的

hanbingchong

eeicciee 发表于 2013-7-31 13:42
" L* V9 H1 @1 ?那等长还有什么意义？封装基板的误差都很大的

这个一般都在pcb板上调张长来补偿封装内部信号的延迟。

Dandy_15

我觉得最好的方法加载packaging模型，

eeicciee

Dandy_15 发表于 2013-11-9 12:36
我觉得最好的方法加载packaging模型，

" b( M: l/ _) W, J有人说IBIS模型里的Pin_r,Pin_l,Pin_c已经做了补尝

Dandy_15

原则上是这样的,但是简单的Pin_r,Pin_l,Pin_c并不能说明所有的问题，如引线的耦合问题就不能体现，频率一上来，这可能就是问题了，低频应该关系不大。正解应该是Pin_r,Pin_l,Pin_c矩阵形式，这些应该就是在packaging模型里才有。

eeicciee

Dandy_15 发表于 2013-11-9 14:57
原则上是这样的,但是简单的Pin_r,Pin_l,Pin_c并不能说明所有的问题，如引线的耦合问题就不能体现，频率一上 ...

. H1 c) _- R  N) o4 r! g有道理。有道理。