8层pcb叠构请教。

layout2011

我一般用T-G1-S1-G2-P1-S2-S3-B。高速线走S1。S2与S3尽量普通保证对称。P1贴近G2降低电源阻抗。板子小，比较密集，S1牵扯到10G信号。由于板厚只有1mm，S1中高速线要求差分100欧姆，最近为了降低一对信号比较微弱的差分信号的衰减，把他下面的G2挖开一块，在P1补了一块地。请大侠帮忙看看这个叠层设计可以不，有更好的建议请不吝赐教。S2，S3走一下不重要的信号。

willyeing

应该要进行SI/PI分析后，再决定叠层结构，因为你有10G信号，介质损耗会影响到信号沿。

Larry_11844

10G的走表层一般都没问题（表层介电小）
建议叠层：Top  GND02  ART03  ART04 GND05  ART06  PWR07 Bottom
0 E4 g4 B9 T& `, ~, _) D/ U, G# ^

layout2011

milkgreen1980 发表于 2013-1-14 10:13
7 B8 }- l; T* u2 y3 j0 E8 [+ }第一:我會把同樣的疊構倒過來設計,減低Via Stub的影響.
$ f* o& v+ t4 g+ ^9 p. A/ H* b第二:我不會讓差分線參考到P1層,100歐姆阻抗其實很 ...

第一条同意，只是由于在TOP层同样有需要做阻抗的信号（单根50欧姆），而且芯片是在TOP层。这个我后续会把VIA stub考虑进去，多谢提醒。
第二条，我是把GND2挖开，然后也把P1层挖开一块，在P1层挖开的位置补一块地。然后在换曾的地方加地孔。这样设计是为了让信号在满足查分100欧姆的情况下，线宽尽量宽一点。在成板厚度1mm的8层板上，要做到内层查分100欧姆，线宽很难做到很宽，大概3.9mil左右，损耗过大。

layout2011

Larry_11844 发表于 2013-1-14 14:24
10G的走表层一般都没问题（表层介电小）
建议叠层：Top  GND02  ART03  ART04 GND05  ART06  PWR07 Bottom ...

5 S" [! ^) S* O% z由于板子过于密集，差分线只能走内层。如果能走在外层我们会尽量走在外层的（损耗小，速度快，没有过孔，信号的完整性好）。您建议的这个叠构有两个疑问，一是如果我的高速信号走在ART03，算阻抗的时候选择模型时ART04会不会对他有影响？
PWR07与地平面之间有一层信号层，这样电源会不会阻抗偏大，引起噪声？

Larry_11844

layout2011 发表于 2013-1-14 22:58
由于板子过于密集，差分线只能走内层。如果能走在外层我们会尽量走在外层的（损耗小，速度快，没有过孔， ...

3 `) @  T* |1 ]art03  art04共同参考gnd02和gnd05，走线的时候注意错开走线，不要叠加，以免影响阻抗
pwr07和gnd05之间（相当于平面电容）之间加个信号层，信号靠近gnd05层，至少这样信号会比较好。
) q$ N, i$ [9 }1 S. j# i. ^5 K最优的是两个gnd之间夹一个信号层，其次是一个gnd和pwr之间夹个信号层

borg

我也正在設計8層layout，希望有機會和你溝通交流

borg

我現在設計的疊層結構是TOP、GND1、SIGNAL1、POWER1、GND2、SIGNAL2、POWER2、BOTTOM，我走的也是告訴信號，2G以上

layout2011

那你2G信号走那层？我一般如果能走表层的话，就用6层板

borg

layout2011 发表于 2013-1-24 23:44
那你2G信号走那层？我一般如果能走表层的话，就用6层板

5 F3 ~& ~0 b  S6 ^# y. G4 j; A表層有比較多的元器件，無法走高速信號，一般走SIGNAL1和SIGNAL2。現在我也在考慮疊層結構是否合理

ito_diy

学习了~~