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大家有空讨论哈上下拉电阻布局有哪些讲究??

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发表于 2012-12-11 21:45 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 twffwt 于 2012-12-13 15:05 编辑 ! c9 i9 i+ @" T& o0 ^" }1 D

' x" R, @! n! ^大家有空讨论哈上下拉电阻布局有哪些讲究??  我看过于博士那资料说,对于上下拉电阻的布局没什么讲究,甚至可以这么说, 当其它元器件布局好后,只要哪里放得下这些上下拉电阻就可以,大家在实际的项目中是如何处理的呢?  以及限流电阻的布局要求, 一起讨论下,共同进步。。。
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发表于 2012-12-12 08:24 | 只看该作者
个人感觉上下拉的布局确实没多大讲究,但是要考虑一个STUB的问题。STUB要求尽量短即可,特别是时钟更需要注意这个问题。

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发表于 2012-12-12 10:00 | 只看该作者
学习学习~

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发表于 2012-12-12 10:07 | 只看该作者
前排听课。。。。。。。。。。

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发表于 2012-12-12 10:31 | 只看该作者
这个没什么影响,上拉电阻一般都取10K~100K,阻值远在导线电阻之上,而且属于静态信号,远近不是主要问题。

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发表于 2012-12-12 10:40 | 只看该作者
补充下,如果上拉电阻和下拉电阻只是为了确定初始状态或者是mode选择,没有问题。但是也要考虑布局的可操作性,比如有Mode选择的话,最好还是要就近放置,方便替换

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发表于 2012-12-12 15:58 | 只看该作者
如果是高速信号,尽量缩短分支走线的长度。

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发表于 2012-12-12 16:44 | 只看该作者

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 楼主| 发表于 2012-12-12 18:24 | 只看该作者
lap 发表于 2012-12-12 08:24 ) {3 U& t1 m4 Z7 f. \% u2 @
个人感觉上下拉的布局确实没多大讲究,但是要考虑一个STUB的问题。STUB要求尽量短即可,特别是时钟更需要注 ...

4 W5 I- C/ m: _7 B6 Y* O要是连接成fly_by这种形式,就用不大着考虑STUB了噻?? 你觉得呢??

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 楼主| 发表于 2012-12-12 21:04 | 只看该作者
本帖最后由 twffwt 于 2012-12-12 21:06 编辑 ( z/ l; M4 L$ r; b; ]" J

1 l; G7 v' a% N' p0 @上下拉电阻这两个布局方案哪种应该优先选择呢?    大家说说自己的想法吧。。。    这是FPGA设计的JTAG接口

上下拉电阻布局方案1.png (16.23 KB, 下载次数: 0)

上下拉电阻布局方案1.png

上下拉电阻布局方案2.png (15.34 KB, 下载次数: 0)

上下拉电阻布局方案2.png

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发表于 2012-12-12 22:29 | 只看该作者
就個人認知提出一些看法: 雖然線路上都是上下拉,但功能可能不盡相同
) s. l8 }2 i+ [; W7 D如果是低速信號,上下拉也是一般阻值(如4.7K, 10K),這些電阻通常不重要,可以最後再放
& [1 v- S, H9 c/ |如果是特殊的阻值,通常會影響IC內部的迴路(通常這種信號也只會單接一顆電阻),這時會希望不要離腳太遠,這種信號偶爾可能伴隨著線寬線距的設定7 r$ [, R& i/ D& z9 Y! U' v
如果是高速信號,這些上下拉可能用於阻抗匹配,位置就要看是否有要求。如DDR,就要擺設像樓上方案一的擺法,但如VGA_RGB,就會像方案二的(還是要看trace的阻抗分佈)。
- Q# ^' @8 E- y2 W以JTAG來說,個人認為方案一的走法比較適當,但可以調整電阻位置再縮短分岔。

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发表于 2012-12-13 08:02 | 只看该作者
twffwt 发表于 2012-12-12 18:24 ' O6 g$ P0 z, E7 }# K; L5 ^0 q! ~
要是连接成fly_by这种形式,就用不大着考虑STUB了噻?? 你觉得呢??
! E8 E; L- N3 \- F* s7 Q
11楼说的很详细,可以作为参考。

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 楼主| 发表于 2012-12-13 12:49 | 只看该作者
本帖最后由 twffwt 于 2012-12-13 12:52 编辑
3 r7 C, T( Z2 R# @" G
lap 发表于 2012-12-12 08:24 3 `4 L3 ]: e) z
个人感觉上下拉的布局确实没多大讲究,但是要考虑一个STUB的问题。STUB要求尽量短即可,特别是时钟更需要注 ...
0 [8 @4 S: C' k0 k) V
% I, j3 }% P, w
时钟会用到上下拉电阻??  时钟即便是用到电阻通常也是串接一个电阻来进行阻抗匹配,这样的话尽量没有STUB...      

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发表于 2012-12-13 15:54 | 只看该作者
本帖最后由 zhopaa3721 于 2012-12-13 15:55 编辑 * n& p2 J7 D+ L. r9 V7 j$ U
twffwt 发表于 2012-12-12 21:04 ( u4 F% q- d4 W% D# B" E: T+ r
上下拉电阻这两个布局方案哪种应该优先选择呢?    大家说说自己的想法吧。。。    这是FPGA设计的JTAG接口

, ]4 X" A6 y/ h, K# ~; z
7 V) s( c& H6 v  d# k4 Y+ J我想知道怎样设置才能使焊盘是两个圈圈的???贴片焊盘就是一个圈的那种???

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 楼主| 发表于 2012-12-13 18:19 | 只看该作者
本帖最后由 twffwt 于 2012-12-13 18:28 编辑
9 b/ }/ s( P4 }$ T+ Y' ?
zhopaa3721 发表于 2012-12-13 15:54
( x1 D5 E# b% O* v9 H6 L, M6 F' u我想知道怎样设置才能使焊盘是两个圈圈的???贴片焊盘就是一个圈的那种???

: ^/ _" q, M5 u7 E- z2 x' w8 A0 @* p  R7 ~. G, m9 u- S
那是通孔类焊盘才有两个圈圈,里面那个圈圈表示上锡了的,Setup--Design Parameter Editor   里面,把右边的Display plated holes 前面打上钩就可以了。。。

Z]7_]B0W~FVMI_~VBX}~PXF.jpg (48.88 KB, 下载次数: 0)

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zhopaa3721 + 2 赞一个! 试过了,的确如此哦。谢谢

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