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以16bit DDR3为例
; O8 d1 Q) E# f* m; {$ O: F+ m7 |$ K! X) M8 A% l- G
时钟信号CLK) g) M( u3 I3 l' e8 P
时钟信号CLK的长度要求如下:
# B/ o4 l! G$ U+ a) i1、 CLK信号走线长度最长不能超过4inch;
5 h8 z( R1 P. ]& p2 j4 V2 U8 u5 U2、 CLK差分对信号走线严格走差分,差分对内部走线的长度差推荐小于5mil,即:|LCLKxP-LCLKxN| < 5mil; % f0 B, i( E3 s; Z0 N" S& Z/ ^
3、DDR走线线宽和线间距不能小于4mil。 : F: ?* `% L" k! F+ I
8 C% Z: s- o+ \& d数据选通信号线DQS
, z% ?+ e( G' H5 c8 i& z* m数据选通信号线DQS的长度要求如下:1 v( B( u; }. u( J4 V, @
1、DQS差分对内部两根信号线严格等长,差分走线长度偏差推荐小于5mil,即:|LDQSxP-LDQSxN| < 5mil;1 ^! J+ J; S$ [ U- p9 V1 O
2、DQS以CLK时钟走线长度为参照进行走线,其走线长度相对于CLK的走线长度允许的偏差为±250mil,即:LDQSx = LCLKx +/- 250mil。; c+ |8 h$ u3 {5 K
9 ~" ?; z: O# N2 d9 s" S% D4 W- |数据信号线DQ[0:31]
. X/ W) K9 i& _' P h! M数据信号线DQ[31:0]的走线长度以DQS作为参考,偏差50mil,具体如下:
" j1 y8 N# N( ^' N$ W# J1、DQ[7:0]以DQS0的走线长度为参照进行走线,允许偏差范围为50mi,即:LDQ[7:0] = LDQS0 +/- 50mil;( |# J- I* B( _4 |( O
2、DQ[15:8]以DQS1的走线长度为参照进行走线,允许偏差范围为50mil,即:LDQ[15:8] = LDQS1 +/- 50mil;8 x' }9 X( i! [5 E0 t) R7 Q
3、 DQ[23:16]以DQS2的走线长度为参照进行走线,允许偏差范围为50mil,即:LDQ[23:16] = LDQS2 +/- 50mil;
/ a. V8 c8 {% l4、DQ[31:24]以DQS3的走线长度为参照进行走线,允许偏差范围为50mil,即:LDQ[31:24] = LDQS3 +/- 50mil;
! s( L7 Y: }# J# B5、数据走线推荐以GND层为参考平面,在无法满足的情况下,要求同组同层走线。( q6 ]8 P6 ]6 A* D
/ x, n: z( C/ x3 `
数据掩码信号线DM
" i4 c" g0 W$ l. ?* U+ I# ^数据掩码信号线DM的走线长度以DQS为参考,要求如下:
. z& r: B4 C! B7 x$ i1、DM0以DQS0的走线长度为参照进行走线,允许偏差范围为50mil。
7 I4 V2 A% K6 H5 A2、DM1以DQS1的走线长度为参照进行走线,允许偏差范围为50mil。4 j% ?6 g+ c0 I
3、DM2以DQS2的走线长度为参照进行走线,允许偏差范围为50mil。0 U+ a% b$ _" [1 C8 Y
4、DM3以DQS3的走线长度为参照进行走线,允许偏差范围为50mil。- ^$ y; g4 E' F5 a$ J4 w" [4 }
; A( Q# t a: G1 o地址信号线ADDR[0:14
0 ?7 N. J6 E9 y8 z$ d+ r地址信号线ADDR[0:14]的长度要求如下:
. P8 Q0 g$ p4 n1 k/ E2 q1、ADDR[0:14]以CLK时钟走线长度为参照进行走线,允许的差范围为100mil,即:LADDR = LCLK +/- 100mil; - R7 s- ^$ U9 f3 t
2、地址线采用T型走线,T点到主芯片端管脚的走线,最长不超过2inch;T点到DDR颗粒端管脚的走线,最长不超过1inch。* |* s4 z; v1 ]; H' d- ~6 z
3 D0 P, I2 w, X控制信号线4 U/ ^9 X8 B* H9 `; S0 p
控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT的长度要求如下:
( |: R: _4 o* g/ N" i1、控制信号线以CLK时钟走线长度为参照进行走线,允许偏差范围为100mil;0 P& ^% Q9 w7 [! D
2、为减小信号反射,建议所有DDR3 SDRAM接口信号走线避免穿越电源地分割区域,保持完整的电源地参考平面,单板PCB设计时传输线阻抗控制在50Ω±10%,DDR3时钟差分线阻抗控制在100Ω±10%。
8 ^( W$ N1 ?# X) J7 F8 @2 }* |* d! \- H; G" ?4 E# z
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