DDR3走线规则，求验证

dgwq · 发表于 2012-10-25 11:14

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从网上转了一个，在这论坛也看了一些资料，说法都不一样，有没有个比较统一的走线规则啊？

另外，要求同组同层走线，比较难实现吧，因为走线本身就交叉，或者本身PIN就在不同的层，跨层走线在所难免啊。

求各位老大，发一个验证OK实用的详细DDR3标准出来吧,我们万分感激。

DDR3走线规则(new).rar (26.17 KB, 下载次数: 1620)

這侽孓譙悴丶 · 发表于 2014-1-24 12:21

要求同组同层走线，比较难实现吧？因为走线本身就交叉，或者本身PIN就在不同的层，跨层走线在所难免啊？

DDR和SDRAM的数据线是肯定要同组同层的，且间距要保持在两倍线宽间距以上，一般都是做1：2，数据线同组同层很容易做到，但地址线就比较难，地址线没数据线严格，可以不同层，但能做到做好不过了，至于间距就看空间而定了，空间大的话做好都做到1：2，是在没办法也只能做1：1的间距。走线交叉和PIN不在同一层这有什么关系？你同一组的数据线都打孔走在一起且走同一层这有什么问题么？交叉的就用两个层面这有问题么？如果说没层面走线的话那只能说你在评估板子需要用到几层才能做得出来的时候评估有误。

androson · 发表于 2013-9-2 15:17

chuxuepcb 发表于 2013-3-22 16:314 C2 v# U% L* S) a" E
请问fly-by是个什么结构，有看的清楚的示意图吗？谢谢，重点关注一颗DDR3的！

单颗DDR3，假如D0~D7、DQSN0、DQSP0（其它控制信号如DM0、CKE、RAS、CAS、BA0~BA2）过孔走SIG1层；D8~D15 、DQSN1、DQSP1、DM1走TOP层（不打过孔），TCKP，TCKN走TOP层，这样会不会导致阻抗的不匹配！（我想说的是过孔引起的阻抗不匹配以及层不同引起的阻抗不匹配。如果有影响，会引起什么样后果（CPU主频440MHZ，CPU与DDR3都在TOP层，层设置 TOP GND SIG1 SIG2 POWER BOT）。请高手赐教，不甚感激！！！

part99 · 发表于 2015-7-29 12:13

qingtian52014 发表于 2015-6-22 10:514 L7 x! X0 E; ]: m$ d" i) n
恩，想问下，DDR3 FLAY-BY 两片地此线相差 500MIL 有没啥关系？ 800M/667M 其中有一根最长 2500MI ...

先搞清楚是数据线还是命令地址线。
数据线每组等长就可以了，命令地址线大体上是先到一个内存等长，再到一片内存等长。
如果命令地址线在1900-2500mil，我会把时钟线布成2200mil。

WXWX · 发表于 2012-10-25 13:45

也想了解！

dgwq · 发表于 2012-10-26 11:14

自己顶下

eeicciee · 发表于 2012-10-26 19:01

本帖最后由 eeicciee 于 2012-10-26 19:05 编辑

谢谢分享.但是图片好像有问题，拓扑不对

liaihua1997 · 发表于 2012-10-27 11:59

eeicciee 发表于 2012-10-26 19:01
4 H# g7 t, u# F谢谢分享.但是图片好像有问题，拓扑不对

这种方法不对，这不是DDR3的走线规则！

liaihua1997 · 发表于 2012-10-27 11:59

发错了，呵呵，这种方法不对，这不是DDR3的走线规则！

qikuizhou · 发表于 2012-10-27 21:33

kankan

dgwq · 发表于 2012-10-27 23:52

liaihua1997 发表于 2012-10-27 11:59
2 t- O" F" M! G+ H8 x发错了，呵呵，这种方法不对，这不是DDR3的走线规则！

我也是在网上找到的，有没有DDR3的比较详细的走线规则分享下。
这个论坛以前发的DDR3的帖子我都看了，讲的不是很清楚。

yingge63 · 发表于 2012-12-29 10:46

想起DDR就是头疼的事啊！

Junhao · 发表于 2012-12-29 13:39

看看

wumeng1217 · 发表于 2012-12-29 13:45

看是复杂其实很简单，
地址。控制等走菊花链结构，分别等长，
数据8位加DQS同组走，等长。不适所有数据同层。

fsq2011 · 发表于 2012-12-29 16:01

这里要区别一下cpu--ddr/ddr2之间是否有串阻，
一般情况下，cpu-串阻部分比较难做到同组同层，但串阻到ddr部分，是要求做到的；
没有串阻的，都是要求同组同层走；
至于说很难走，是不是你的板子层数少，空间不足？

南林维京 · 发表于 2012-12-31 22:17

下个DDR的板子学习学习可以

ailang · 发表于 2013-1-3 11:12

刚画完DDR3，如果你板子够大的话，其实还是很好画的。摆放元器件是关键，我都是自己连线的，DDR没有用自动布线。

part99 · 发表于 2013-1-4 12:52

楼主的拓扑结构是DDR2而不是DDR3！
我才测试过一个DDR3的板子按楼主的拓扑结构走线，信号很差，原来设计是DDR3-1600（时钟800MHz），结果降频到400MHz还经常死机，后来降到300Mhz左右总算比较稳定。
这样的拓扑结构画DDR3死翘翘！DDR3一定要走fly-by！

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