关于网表导入的问题

lpfzhx

(---------------------------------------------------------------------)
7 r# F1 Z4 _9 G(                                                                     )
/ W4 d* F+ a; o8 V! O(    Allegro Netrev Import Logic                                      )
: s. j9 U' A" K9 q* I7 @(                                                                     )
$ o8 [: A2 [) R9 e: ?2 i# G  H(    Drawing          : 123.brd                                       )
* K' i+ J) V) w3 _8 C6 b4 Y( k(    Software Version : 16.5P002                                      )
0 H+ U5 U+ T$ m6 `(    Date/Time        : Fri Aug 10 16:05:54 2012                      )
, ?- J. f6 ~: ]' [(                                                                     )
: r9 v: _( _5 h- S5 Z( Q+ [4 K8 _  w(---------------------------------------------------------------------)
- `& O1 R0 N+ R
) R3 Z5 N. S/ E$ g) B
------ Directives ------

& V0 O8 }3 P, M3 t, F: L2 mRIPUP_ETCH FALSE;
RIPUP_DELETE_FIRST_SEGMENT FALSE;
5 U# {" e& I% Z" X; GRIPUP_RETAIN_BONDWIRE FALSE;
RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
SCHEMATIC_DIRECTORY 'G:/candence/unrouted';
& a3 x1 f$ b2 N, \BOARD_DIRECTORY '';
% A) b6 W2 J8 T/ BOLD_BOARD_NAME 'G:/candence/unrouted/123.brd';
8 F9 G/ w( I# K! ?4 \# C2 o; LNEW_BOARD_NAME 'G:/candence/unrouted/123.brd';

CmdLine: netrev -$ -i G:/candence/unrouted -y 1 G:/candence/unrouted/#Taaaaaa08836.tmp

) S# ^! E  U  S  e9 B  Q" V5 S------ Preparing to read pst files ------
9 o1 Q% {6 y) F8 J2 Q. F
' J0 `, q7 V" Z" X' |
& \- ~2 i0 h' Y' f8 s#1   ERROR(24) File not found
: V. \5 D' P; l: |% N$ t     Packager files not found

#2   ERROR(102) Run stopped because errors were detected
# T) X- }2 |7 a& p( i. y
) x- i6 i/ |/ b1 m2 Nnetrev run on Aug 10 16:05:54 2012
% |3 H: [( r3 ^: l: @6 o& s  k
$ G% k9 ?1 n/ S   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
* y' q0 ]3 O7 A   CROSS_REFERENCE OFF
* ?: x1 g! d: O+ a   FEEDBACK OFF
   INCREMENTAL OFF
" C. N( t% a4 @( b0 m) }$ Q/ v   INTERFACE_TYPE PHYSICAL
' U9 V0 r8 s+ S  b   MAX_ERRORS 500
   MERGE_MINIMUM 5
9 z1 A# @5 i: A) f( `2 f  H   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
  m' V* E6 P0 |( W7 F! ]2 F+ g2 M8 {   OVERSIGHTS ON
   REPLACE_CHECK OFF
1 e' u1 e1 H* \: h0 W$ A   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
$ {# u0 @8 n+ M! `4 |4 t  h5 }0 ^
  2 errors detected
: W- a; H/ m! r+ e' J No oversight detected
- s: R3 h( x: o# u  N6 P- I) V No warning detected
, ]) f5 F- B  t8 ]
cpu time      0:00:19
; _+ ?3 R5 Y0 T. @6 n" Helapsed time  0:00:00
' ~& q2 g- M) y( l; K) N1 O* C
2 Y% B5 k# n3 i6 b, Z我的网表导入后出现了现在的 问题，路劲什么的都设置了，不知道怎么回事啊，急死了啊，求指点

wzwang2000

就是因为pcb封装文件找不到，你仔细检查下吧。

lpfzhx

wzwang2000 发表于 2012-8-10 22:25
就是因为pcb封装文件找不到，你仔细检查下吧。

3 V( H- d$ ]: u你好，封装路劲我已经设置了啊！

ui1

7 }- j. Y& y. z9 }1 _+ E# H  m
allegro要建立原理图对应的封装,
- O9 \7 H9 ]) C% W: l
. Y! T5 B! y) v& ~( M" \7 E* Y仔细检查引脚, 仔细检查焊盘,
) Q4 P. v: s# Q' X$ X2 f8 b
新建一个.brd文件, 首先要把电路板板框画出来,然后再导入capture的netlist
) k9 X  K& n& T% g- C
$ Z5 J1 O: ~, M. [如果封装已完成,引脚没错, 电路板板框已完成, 路径设置完成,仍出现上面的
ERROR(24) File not found3 }+ Packager files not found

那仔细检查焊盘,

lpfzhx

ui1 发表于 2012-8-13 08:58
' G! Q( X- U! ~2 _8 C) f, ^. Mallegro要建立原理图对应的封装,
) Z. w, o+ i/ b, P" r- w
1 B, e$ M4 S. J) X9 |- A仔细检查引脚, 仔细检查焊盘,

, V3 H$ G& }' Q7 `6 {0 q请问怎么检查啊，还有我的焊盘不显示网表是怎么回事啊

wzwang2000

lpfzhx 发表于 2012-8-13 17:11
. t8 U2 C& m7 }7 O7 w' s请问怎么检查啊，还有我的焊盘不显示网表是怎么回事啊

' R0 j! u" R! \* F3 @) L8 `, g在find选项中勾上pin、net然后鼠标指到相应的脚就可以看到你实际的pcb封装管脚是什么了。

lpfzhx

wzwang2000 发表于 2012-8-13 17:57
) ]9 G3 h; _# R7 J4 F在find选项中勾上pin、net然后鼠标指到相应的脚就可以看到你实际的pcb封装管脚是什么了。

不能直接在管教什么显示吗

xiang_liling

肯定是封装的问题，路径的设置要对，而且PAD文件都要放进去

wzwang2000

lpfzhx 发表于 2012-8-15 08:31
& X0 w2 E7 B; g% s不能直接在管教什么显示吗

/ g% I4 n& D1 P& i4 U9 [可以啊，你要它总是显示的话，首先在原理图中生成器件时就要设置为引脚可见，然后在pcb editor中在display---color~~中去勾上器件显示就行了。

lpfzhx

wzwang2000 发表于 2012-8-15 11:57
可以啊，你要它总是显示的话，首先在原理图中生成器件时就要设置为引脚可见，然后在pcb editor中在displa ...

. L  U: c0 h5 C6 _怎么设置啊，详细点呗，找不到啊

wzwang2000

lpfzhx 发表于 2012-8-15 15:51
" _2 _( @1 Z* n4 C& D( I- E5 v怎么设置啊，详细点呗，找不到啊

1.在orcad中打开library，选择你要设置的器件，比如我设置的是AD5024，打开AD5024器件，option——part properties ，点击pin number visible 在最下面的小框内选择ture——ok。
2.然后生成网表，在allegro中导入刚才生成的网表，接着display——color/visibility——stack up 勾上pin这一栏。

hhl

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