请教DDR、SDRAM 布局、走线流程

dengzs2008 · 发表于 2012-6-10 17:36

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之前画PCB DDR到CPU这部分都是reuse方案商的，不需要做什么更改，现在需要自己走线，头脑中还没有一个概念，上网搜索了下，涉及到信号完整性问题（需要确定两颗DDR走什么样的拓扑，用Hynix做仿真，计算信号线大概长度；要分组走线，同组的线走等长，不同组的不要求等长）这方面的知识还没有一个宏观概念，请大家指点布局、走线流程。
从原理图的制作到PCB结束，DDR到CPU这部分要做哪些工作。越详细越好啊！

dengzs2008 · 发表于 2012-6-10 22:08

自己顶一个

84520220 · 发表于 2012-6-11 11:29

给你顶顶

dengzs2008 · 发表于 2012-6-13 13:14

没有人理啊

abd568 · 发表于 2012-6-13 13:48

幫你頂頂，我也想知道

tank1989tao · 发表于 2012-6-13 13:57

坐等。。

风冰子 · 发表于 2012-6-13 14:05

顶一个

xxlljj · 发表于 2012-6-14 09:46

帮忙顶

dengzs2008 · 发表于 2012-6-14 22:53

高手不进来，或进来只看，不说

huangzj · 发表于 2012-6-15 08:27

如果是两片DDR那么相对于CPU应该对称放置，中心距最好在1000-1400mil之间。DDRI，DDRII是走远端分支的拓扑结构，地址公用，采用T点的走线方式，数据线是点到点的，没10/11根（D0-D8,DQM，DQS+/_)同层，等长参照时钟的走线长度做，50/25(DDRII)mil,DDR走线区域其他信号线不应进入，保持DDR走线区域的参考面完整。参考电压VEF走线宽度最少20mil

huangzj · 发表于 2012-6-15 08:28

数据线的长度应比地址线短《1000mil

dengzs2008 · 发表于 2012-6-17 23:16

huangzj 发表于 2012-6-15 08:27
5 M$ [& _& w: u8 L& s如果是两片DDR那么相对于CPU应该对称放置，中心距最好在1000-1400mil之间。DDRI，DDRII是走远端分支的拓扑结 ...

谢谢指教，请问这是经验值还是仿真出来的值？能将DDR走线从原理图到PCB设计完成一个完整的流程说一遍吗？直说DDR到CPU部分即可。

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