FPGA关于差分线配置的问题

yuxuejun1123

本人最近利用Quartus的ip核配置了DDR控制器，在分配引脚的时候，想让clk设置为差分输出，结果发现只有配置为lvds电平或者只有配置为 differential 1.8V sstl-class II才行，但是实际上这是有问题的
1 O6 m& q+ u1 A0 P: R; J# q% K1.如果设置为LVDS，综合适配的时候就会报错，说与bank的其他引脚电平不兼容，而且实际上，DDR的电平标准是SSTL1.8的
2.如果设置为differential 1.8V sstl-class II，这样就只有用专用的引脚了，包括专用时钟输入引脚和PLL_OUT引脚，这个太少了，因为还有其他作用

; _+ Q$ \% L6 z$ e$ _从cyclone的芯片手册上看，是有很多差分对引脚的，但是却不能配置，这个太让人无语了，遇到相同问题的人不知道怎么弄得，求助！

vxcmgg

谢谢楼主，真是太好了
8 [2 @  I7 P2 h# D) B* @4 j" b) k

! q& t3 j; U2 T+ i/ i$ e  u/ @; R$ z* }

8 ~* K7 i6 a$ _% A8 u# ?


; F: {1 W" N+ f  d1 E7 B+ l, r, L

5 C' z6 w, ?/ ]- P

" z, T( ~& j- K+ v
* l; d/ \% J4 E7 U( D河南荥阳淮南80后装饰锡山80houzs.com天津WWW

yuxuejun1123

自己顶一个先！